CN113140456A - 一种功率半导体芯片及其制备方法 - Google Patents

一种功率半导体芯片及其制备方法 Download PDF

Info

Publication number
CN113140456A
CN113140456A CN202010060417.2A CN202010060417A CN113140456A CN 113140456 A CN113140456 A CN 113140456A CN 202010060417 A CN202010060417 A CN 202010060417A CN 113140456 A CN113140456 A CN 113140456A
Authority
CN
China
Prior art keywords
metal
layer
metal layer
semiconductor chip
power semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010060417.2A
Other languages
English (en)
Inventor
刘勇强
曾丹
江伟
敖利波
史波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Gree Electric Appliances Inc of Zhuhai
Zhuhai Zero Boundary Integrated Circuit Co Ltd
Original Assignee
Gree Electric Appliances Inc of Zhuhai
Zhuhai Zero Boundary Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gree Electric Appliances Inc of Zhuhai, Zhuhai Zero Boundary Integrated Circuit Co Ltd filed Critical Gree Electric Appliances Inc of Zhuhai
Priority to CN202010060417.2A priority Critical patent/CN113140456A/zh
Publication of CN113140456A publication Critical patent/CN113140456A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

涉及半导体技术领域，本申请提供一种功率半导体芯片及其制备方法，所述一种功率半导体芯片制备方法，包括：在半导体基材正面形成第一金属层，在所述第一金属层上形成金属连接层，回刻平坦化处理所述金属连接层，在所述金属连接层上形成第二金属层，对得到的所述半导体正面金属做金属合金成型处理，本申请还包括所述功率半导体芯片制备方法制备的半导体芯片。相较于现有技术，本申请的技术方案可改善现有技术中半导体器件或芯片正面金属层凹凸不平导致与引线连接时的正面金属层脱落现象，同时改进传统和结构中半导体器件或芯片正面金属层凹凸不平导致性差异，进而提高半导体整体性能的可靠性。

Description

一种功率半导体芯片及其制备方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种功率半导体芯片及其制备方法。
背景技术
IGBT(Insulated Gate Bipolar Transistor)，即绝缘栅双极型晶体管，作为弱电控制强电的核心半导体器件广泛应用于工业、4C(通信、计算机、消费电子、汽车电子)、家电等产业领域。IGBT芯片结构复杂，制作过程复杂，设计难度大，在设计以及制作中稍有不当，即会导致IGBT无法正常使用，IGBT的正面金属与封装关系很大，如果正面金属与金属层下方材料粘附不好，在封装时容易造成打线脱落，铝线会带起正面金属层一起脱落，除此之外，如果正面金属层厚度不均匀，存在空洞之类的情况，其与金属打线的连接也会不好，同样会影响IGBT的性能以及导致IGBT更易损坏。
发明内容
为了解决现有技术问题由于半导体器件或芯片正面金属层厚度不均匀，导致的封装时正面金属层脱落的问题，本申请提供了一种功率半导体芯片及其制备方法。
第一方面本申请提供了一种功率半导体芯片制备方法，
一种功率半导体芯片制备方法，包括：
在半导体基材形成第一金属层；
在所述第一金属层上形成金属连接层；
回刻平坦化处理所述金属连接层；
在所述金属连接层上形成第二金属层；
对得到的所述半导体正面金属做金属合金成型处理。
进一步地，所述回刻平坦化处理所述金属连接层，包括：
以使所述金属连接层表面的粗糙度达到预设的粗糙度阈值，所述粗糙度阈值对应的范围包括：0.1～0.3um。
进一步地，在所述第一金属层上形成金属连接层，包括：在所述第一金属层上采用金属沉积工艺形成金属连接层，所述金属连接层作为中间处理层，需要具有良好的导电性能及粘结性，以便于在不降低半导体整体性能的同时很好地粘结所述第二金属层。
进一步地，所述回刻平坦化处理所述金属连接层(3)，所述金属连接层(3)的初始厚度与所述第一金属层厚度相同，其中回刻所述金属连接层(3)一半的厚度。
进一步地，所述平坦化处理为高密度等离子体刻蚀，在此过程中需要设定相应的设备参数并选择相应的反应气体，以确保能达到预设粗糙度阈值，使的金属连接层右高平整度。
进一步地，为了实现将所述基材上的第一金属层、金属连接层及第二金属连接层更好地粘结在一起，对所述半导体金进行金属成型处理，所述金属合金成型处理为将所述半导体进行无压烧结，所述无压烧结的温度设置为350～400℃。
进一步地，所述金属连接层为钛金属层。
第二方面，本申请还提供一种功率半导体芯片，其特征在于，包括半导体基材、第一金属层、金属连接层以及第二金属层；
所述第一金属层连接于半导体基材正面；
所述金属连接层连接于所述第一金属层上，
所述第二金属层连接于所述金属连接层上；
所述金属连接层包括回刻平坦化处理的连接面，所述连接面位于所述金属连接层与所述第二金属层之间。
进一步地，所述金属连接层(3)表面的粗糙度范围包括：0.1～0.3um。
本申请实施例提供的上述技术方案与现有技术相比具有如下优点：本申请的一种半导体正面金属制备方法，在传统半导体正面金属结构中增加了金属连接层，所述金属连接层可与所述第一金属层及第二金属层有很好的粘结性能，且所述金属连接层在平坦化处理后厚度小于一半的第一金属层厚度，尽可能减少厚度对半导体整体性能的影响，在平坦化处理后的金属连接层上沉积形成的第二金属层，依旧会保持一个0.1～0.3um的粗糙度，进而改善传统结构半导体器件或芯片正面金属层结构中凹凸不平导致的性能变化，提高半导体整体性能的可靠性，且本方法中采用的方法步骤简单，涉及的设备少，有利于在实际生产中广泛推广。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种功率半导体芯片制备方法工艺流程图；
图2为本申请实施例提供的一种功率半导体芯片制备方法中半导体正面第一金属层形成金属连接层的结构示意图；
图3为本申请实施例提供的一种功率半导体芯片制备方法中半导体正面金属整体结构示意图；
其中，1-半导体基材；2-第一金属层；3-金属连接层；4-第二金属层。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
在现有技术中，半导体器件或芯片正面金属层多采用在半导体基材1上直接设置有铝金属层结构，铝金属层表面凹凸不平，以此结构在与引线连接封装过程中会造成铝金属层脱落，引线与半导体接触不良的现象，为减少或避免此类现象的发生，需要保持半导体器件或芯片正面金属层有较高的平整度。
在本发明中的一种功率半导体芯片制备方法中，采用在半导体基材1上形成一半的传统铝金属层厚第一金属层2，在第一金属层2形成与第一金属层2厚度相同的金属连接层3，将形成的金属连接层3经平坦化处理使得金属连接层3厚度小于一半的第一金属层2厚度，处理后的金属连接层3表面的粗糙度满足预设粗糙度阈值，借助金属连接层3平整的表面形成与第一金属层2等厚的第二金属层4，第二金属层4可与金属连接层3有很好的粘结性，并保证第二金属层4的表面平整，第二金属层4在与引线封装时可避免金属层及引线的脱落，改善半导体器件或芯片因为正面金属层表面凹凸不平给性能带来的不良影响，提高半导体整体结构及性能的稳定性。
图1为本申请实施例提供的一种功率半导体芯片制备方法的工艺流程，
本申请提供了一种功率半导体芯片制备方法，
一种功率半导体芯片制备方法，包括：
在半导体基材1正面形成第一金属层2；
在所述第一金属层2上形成金属连接层3；
回刻平坦化处理所述金属连接层3；
在所述金属连接层3上形成第二金属层4；
对得到的所述半导体正面金属做金属合金成型处理。
进一步地，所述回刻平坦化处理所述金属连接层3，包括：
以使所述金属连接层3表面的粗糙度达到预设的粗糙度阈值，所述粗糙度阈值对应的范围包括：0.1～0.3um。
在所述第一金属层2上形成金属连接层3，包括：在所述第一金属层2上采用金属沉积工艺形成金属连接层3，所述金属连接层3作为中间处理层，需要具有良好的导电性能及粘结性，以便于在不降低半导体整体性能的同时很好地粘结所述第二金属层4，在实际生产过程中，为确保半导体器件或芯片正面金属层的平整度，增强第一金属层2与所述金属连接层3的高粘结性，还可对第一金属层2进行等离子体刻蚀及等离子体清洗，所述等离子体刻蚀采用氢气、四氟化碳或氮气作为刻蚀气体，避免与第一金属层2在刻蚀过程中产生氧化反应，采用不活泼的气体作为刻蚀气体，并对处理后的第一金属层2进行等离子体清洗，在所述等离子体清洗为等离子体刻蚀结束后，对等离子体刻蚀设备进行抽真空并调节设备参数，采用氩气等惰性气体为清洗气。
所述回刻平坦化处理所述金属连接层3，所述金属连接层3的初始厚度与所述第一金属层2厚度相同，其中回刻所述金属连接层3一半的厚度。
结合图2为本申请实施例提供的一种功率半导体芯片制备方法中半导体正面第一金属层2形成金属连接层3的结构示意图，在金属连接层3未经过平坦化处理时，金属连接层3表面时凹凸不平的，此时金属连接层3厚度为与第一金属层2厚度相同，为平坦化处理留有处理空间，所述平坦化处理为高密度等离子体刻蚀，在此过程中需要设定相应的设备参数并选择相应的反应气体，以确保能达到预设粗糙度阈值，使的金属连接层3有高平整度。
结合图3为本申请实施例提供的一种功率半导体芯片制备方法中半导体正面金属整体结构示意图，在所述金属连接层3经过平坦化处理后形成的第二金属层4为表面平整，为了进一步将所述基材上的第一金属层2、金属连接层3及第二金属连接层3更好地粘结在一起，对所述半导体金进行金属成型处理，所述金属合金成型处理为将所述半导体进行无压烧结，所述无压烧结的温度设置为350～400℃，所述温度可根据金属连接层3的厚度进行调整，所述金属合金成型处理可采用金属液体喷射沉积或化学气相沉积还可以采用其他现有技术工艺进行处理，在本申请中不再详述。
所述金属连接层3为钛金属层，所述金属连接层3的初始厚度与第一金属层3的厚度相同，且在经过所述平坦化处理后，所述金属连接层3的厚度小于一半的第一金属层3的厚度，本申请中可根据实际生产过程中半导体器件或芯片正面金属层厚度的要求做进一步的调整。
第二方面，本申请还提供一种功率半导体芯片，其特征在于，包括半导体基材1、第一金属层2、金属连接层3以及第二金属层4；
所述第一金属层2连接于半导体基材1正面；
所述金属连接层3连接于所述第一金属层2上；
所述第二金属层4连接于所述金属连接层3上；
所述金属连接层3包括回刻平坦化处理的连接面，所述连接面位于所述金属连接层3与所述第二金属层4之间。
需要说明的是本申请中的半导体器件或芯片正面金属层结构及制备方法可用于多种半导体功率器件，所述半导体可以是IGBT、MOSFET、FRD等，均可有效改善现有技术中半导体器件或芯片正面金属层即铝层直接与引线连接时造成的铝层脱落的现象，提高半导体整体结构性能的可靠性。需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种功率半导体芯片制备方法，其特征在于，包括：
在半导体基材(1)形成第一金属层(2)；
在所述第一金属层(2)上形成金属连接层(3)；
回刻平坦化处理所述金属连接层(3)；
在所述金属连接层(3)上形成第二金属层(4)；
对得到的所述半导体正面金属做金属合金成型处理。
2.根据权利要求1所述的一种功率半导体芯片制备方法，其特征在于，所述回刻平坦化处理所述金属连接层(3)，包括：
以使所述金属连接层(3)表面的粗糙度达到预设的粗糙度阈值，所述粗糙度阈值对应的范围包括：0.1～0.3um。
3.根据权利要求1所述的一种功率半导体芯片制备方法，其特征在于，在所述第一金属层(2)上形成金属连接层(3)，包括：在所述第一金属层(2)上采用金属沉积工艺形成金属连接层(3)。
4.根据权利要求1所述的一种功率半导体芯片制备方法，其特征在于，所述第一金属层(2)及所述第二金属层(4)均为铝金属层。
5.根据权利要求1所述的一种功率半导体芯片制备方法，其特征在于，所述回刻平坦化处理所述金属连接层(3)，所述金属连接层(3)的初始厚度与所述第一金属层厚度相同，其中回刻所述金属连接层(3)一半的厚度。
6.根据权利要求1所述的一种功率半导体芯片制备方法，其特征在于，所述回刻平坦化处理所述金属连接层(3)，其中所述回刻平坦化处理为高密度等离子体刻蚀。
7.根据权利要求1所述的一种功率半导体芯片制备方法，其特征在于，所述金属合金成型处理为将所述功率半导体芯片进行无压烧结，所述无压烧结温度设置为350～400℃。
8.根据权利要求1所述的一种功率半导体芯片制备方法，其特征在于，所述金属连接层(3)为钛金属层。
9.一种功率半导体芯片，其特征在于，包括半导体基材(1)、第一金属层(2)、金属连接层(3)以及第二金属层(4)；
所述第一金属层(2)连接于半导体基材(1)正面；
所述金属连接层(3)连接于所述第一金属层(2)上；
所述第二金属层(4)连接于所述金属连接层(3)上；
所述金属连接层(3)包括回刻平坦化处理的连接面，所述连接面位于所述金属连接层(3)与所述第二金属层(4)之间。
10.如权利要求9所述的功率半导体芯片，其特征在于，所述金属连接层(3)表面的粗糙度范围包括：0.1～0.3um。
CN202010060417.2A 2020-01-19 2020-01-19 一种功率半导体芯片及其制备方法 Pending CN113140456A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010060417.2A CN113140456A (zh) 2020-01-19 2020-01-19 一种功率半导体芯片及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010060417.2A CN113140456A (zh) 2020-01-19 2020-01-19 一种功率半导体芯片及其制备方法

Publications (1)

Publication Number Publication Date
CN113140456A true CN113140456A (zh) 2021-07-20

Family

ID=76808795

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010060417.2A Pending CN113140456A (zh) 2020-01-19 2020-01-19 一种功率半导体芯片及其制备方法

Country Status (1)

Country Link
CN (1) CN113140456A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261939B1 (en) * 1999-12-23 2001-07-17 Philips Semiconductors, Inc. Pad metallization over active circuitry
US20080157310A1 (en) * 2006-12-29 2008-07-03 Fairchild Korea Semiconductor, Ltd. Power device package
CN103681885A (zh) * 2013-12-18 2014-03-26 济南市半导体元件实验所 肖特基二极管芯片、器件及芯片复合势垒的制备方法
US20150144881A1 (en) * 2011-10-19 2015-05-28 Sunedison Semiconductor Limited (Uen201334164H) Direct and sequential formation of monolayers of boron nitride and graphene on substrates
CN104966733A (zh) * 2014-02-04 2015-10-07 英飞凌科技股份有限公司 用于芯片嵌入的晶片基后道工序工艺
CN208240691U (zh) * 2018-06-01 2018-12-14 扬州国宇电子有限公司 一种耐高温肖特基势垒二极管
CN110416179A (zh) * 2018-04-26 2019-11-05 英飞凌科技股份有限公司 包括复合材料夹的半导体器件

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261939B1 (en) * 1999-12-23 2001-07-17 Philips Semiconductors, Inc. Pad metallization over active circuitry
US20080157310A1 (en) * 2006-12-29 2008-07-03 Fairchild Korea Semiconductor, Ltd. Power device package
US20150144881A1 (en) * 2011-10-19 2015-05-28 Sunedison Semiconductor Limited (Uen201334164H) Direct and sequential formation of monolayers of boron nitride and graphene on substrates
CN103681885A (zh) * 2013-12-18 2014-03-26 济南市半导体元件实验所 肖特基二极管芯片、器件及芯片复合势垒的制备方法
CN104966733A (zh) * 2014-02-04 2015-10-07 英飞凌科技股份有限公司 用于芯片嵌入的晶片基后道工序工艺
CN110416179A (zh) * 2018-04-26 2019-11-05 英飞凌科技股份有限公司 包括复合材料夹的半导体器件
CN208240691U (zh) * 2018-06-01 2018-12-14 扬州国宇电子有限公司 一种耐高温肖特基势垒二极管

Similar Documents

Publication Publication Date Title
CN106683994B (zh) 一种p型碳化硅欧姆接触的制作方法
JPH07326618A (ja) 配線構造およびその製造方法
CN101800178B (zh) 一种铪硅铝氧氮高介电常数栅介质的制备方法
CN103426749A (zh) 开口的形成方法和堆叠结构
CN113140456A (zh) 一种功率半导体芯片及其制备方法
US6545370B1 (en) Composite silicon nitride sidewall spacers for reduced nickel silicide bridging
CN114899084A (zh) 无定型硅层的制造方法
CN108598169B (zh) 一种新型mos结构的制备方法及得到的mos结构
CN203386762U (zh) 台面型玻璃钝化二极管芯片
CN104835748B (zh) 一种提高半导体器件键合可靠性的方法
CN107706147B (zh) 一种垂直型接触孔的制备方法
CN102437024B (zh) 一种多层金属-氧化硅-金属电容的制作方法
JP4575745B2 (ja) ＧａＮ系半導体層に上部層が積層されている半導体装置の製造方法
CN107968048A (zh) 一种降低半导体器件背面金属接触电阻的方法
TWI489541B (zh) 在導電線路間移除介電材料的方法
CN112038286A (zh) 改善铜互连工艺中丘状凸起缺陷的方法
CN112053936A (zh) 晶圆背面粗糙化控制方法以及功率器件制造方法
TW200839874A (en) Manufacturing method for low leakage aluminum nitride dielectric layer
CN103426745A (zh) 半导体结构的形成方法
TW201909264A (zh) 氮化物特徵的受控蝕刻
CN111653518B (zh) 降低接触孔电阻的方法
TWI248660B (en) Method of forming a conductor in a fluoride silicate glass (FSG) layer
JP2001210714A (ja) 半導体装置の製造方法
TW305060B (en) The method for eliminating void of metal interconnection
TWI297519B (en) Methods of fabricating gate dielectric layer containing nitrogen and semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination