CN114899084A - 无定型硅层的制造方法 - Google Patents
无定型硅层的制造方法 Download PDFInfo
- Publication number
- CN114899084A CN114899084A CN202210394294.5A CN202210394294A CN114899084A CN 114899084 A CN114899084 A CN 114899084A CN 202210394294 A CN202210394294 A CN 202210394294A CN 114899084 A CN114899084 A CN 114899084A
- Authority
- CN
- China
- Prior art keywords
- layer
- amorphous silicon
- silicon dioxide
- silicon
- dioxide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02483—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02658—Pretreatments
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Formation Of Insulating Films (AREA)
Abstract
本发明公开了一种无定型硅层的制造方法包括如下步骤:步骤一、采用PECVD工艺在前层结构上形成二氧化硅层;步骤二、对二氧化硅层的表面做等离子体热处理使二氧化硅层的悬挂H键的H释放并对H释放后的悬挂键进行钝化;步骤三、采用CVD沉积工艺在二氧化硅层表面形成无定型硅层。本发明能提高无定型硅层和底部二氧化硅层之间的粘附性。
Description
技术领域
本发明涉及一种半导体集成电路制造方法,特别是涉及一种无定型硅层的制造方法。
背景技术
随着集成电路技术节点往14nm工艺及以下推进,集成电路的关键尺寸也在不断缩小,到76nm步进(pitch)以下,传统的沉浸式(immersion)光刻机单次曝光工艺无法完成图形的精确控制,所以心轴(Mandrel)工艺便开始被广泛应用解决76nm pitch以下图形工艺,心轴层材料通常采用无定型硅,即以无定型硅作为基础,在无定型硅图形刻蚀后在无定型硅的图形侧面自对准形成侧墙,侧墙材料通常采用原子层沉积工艺形成,侧墙材料包括SiN或者其他金属氮化物;之后去除无定型硅,以剩余的侧墙作为硬掩膜;这样剩余的侧墙图形的步进会比无定型硅的图形的步进缩小,如在自对准双重图案化工艺(SADP)中应用心轴工艺时能使步进缩小一倍。
现行的Mandrel工艺都是将无定型硅薄膜沉积在可以作为刻蚀停止层的PEOX或者PETEOS薄膜上,PEOX薄膜是采用PECVD工艺沉积且采用硅烷即SiH4作为硅源时形成的二氧化硅薄膜,PETEOS薄膜是采用PECVD工艺沉积且采用TEOS作为硅源时形成的二氧化硅薄膜。
现有方法中,在PECVD工艺形成的二氧化硅薄膜表面淀积无定型硅薄膜时容易出现二者的接触界面差,粘附性小的问题,且会影响无定型硅薄膜的刻蚀精度。
发明内容
本发明所要解决的技术问题是提供一种无定型硅层的制造方法,能提高无定型硅层和底部二氧化硅层之间的粘附性。
为解决上述技术问题,本发明提供的定型硅层的制造方法包括如下步骤:
步骤一、提供形成有前层结构的半导体衬底,采用PECVD工艺在所述前层结构上形成二氧化硅层;PECVD工艺使所述二氧化硅层的表面具有悬挂H键。
步骤二、对所述二氧化硅层的表面做等离子体热处理,采用所述等离子体热处理使所述二氧化硅层的所述悬挂H键的H释放并对H释放后的悬挂键进行钝化。
步骤三、采用CVD沉积工艺在所述二氧化硅层表面形成无定型硅层,利用所述二氧化硅层表面的H被去除且悬挂键被钝化的特征,防止所述无定型硅层沉积过程中的H扩散到所述二氧化硅层表面并和所述二氧化硅层表面的H结合形成氢气,从而提高所述无定型硅层和所述二氧化硅层的粘附性。
进一步的改进是,所述二氧化硅层作为所述无定型硅层的刻蚀停止层。
进一步的改进是,所述无定型硅层作为心轴层。
进一步的改进是,步骤一中,所述二氧化硅层的PECVD工艺中的硅源采用硅烷,所述二氧化硅层为PEOX。
或者,所述二氧化硅层的PECVD工艺中的硅源采用TEOS,所述二氧化硅层为PETEOS。
进一步的改进是,步骤二中,所述等离子体热处理的工艺气体包括一氧化二氮即N2O。
进一步的改进是,所述等离子体热处理的工艺条件包括:
真空压强为1torr~5torr,氮气流量为1000sccm~10000sccm,一氧化二氮的流量为100sccm~1000sccm,温度为350℃~400℃,高频射频功率为100瓦特~1000瓦特,低频射频功率为50瓦特~200瓦特,时间为2秒~10秒。
进一步的改进是,步骤三中,各所述无定型硅层的硅源采用硅烷,通过硅烷分解形成所述无定型硅层。
进一步的改进是,还包括:
以所述二氧化硅层为停止层对所述无定型硅进行图形化刻蚀形成心轴层图形。
在所述心轴层图形的侧面形成侧墙。
去除所述心轴层图形并形成所述侧墙的图形结构。
进一步的改进是,在所述半导体衬底上的前层结构包括用于图形化的目标层;所述侧墙的图形结构形成之后,以所述侧墙的图形结构为掩膜进行刻蚀将图形结构转移到所述目标层。
进一步的改进是,所述半导体衬底包括硅衬底。
进一步的改进是,所述侧墙的材料包括氮化硅或金属氮化物。
进一步的改进是,所述侧墙的材料采用原子层沉积工艺形成。
进一步的改进是,所述目标层的图形包括鳍体、栅极结构或导线。
本发明在采用PECVD工艺形成二氧化硅层之后,并不是直接沉积无定型硅层,而是在沉积无定型硅层之前采用等离子体热处理对二氧化硅层表面的H释放并对H释放后的悬挂键进行钝化,使得后续无定型硅层的沉积过程中避免在二氧化硅层的表面形成氢气泡,从而能使二氧化硅层和无定型硅层之间具有良好的接触界面,从而能提高无定型硅层和底部二氧化硅层之间的粘附性;在心轴工艺中,也能提高无定型硅的刻蚀精度,从而能提高图形化精度。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1A-图1B是现有无定型硅层的制造方法的各步骤中的器件剖面结构示意图;
图2是采用现有无定型硅层的制造方法形成的器件剖面结构照片;
图3是本发明实施例无定型硅层的制造方法的流程图;
图4A-图4C是本发明实施例无定型硅层的制造方法的各步骤中的器件剖面结构示意图;
图5是采用本发明实施例无定型硅层的制造方法形成的器件剖面结构照片。
具体实施方式
本发明实施例方法是对现有技术问题进行分析的基础上形成的,在详细介绍本发明实施例方法之前,先介绍一下对现有技术问题进行分析的过程:
目前PECVD沉积的SiO2表面有许多不完整的悬挂H键如Si-H键,经长时间放置后会吸附空气中的水汽;另外,无定型硅通常是采用对SiH4进行解离的方式沉积形成,SiH4解离形成的H离子在等离子体的影响之下会趋向于扩散到SiO2的表面,这样SiO2表面的悬挂H键会和扩散过来的H进行结合形成氢分子即氢气,这样在无定型硅形成之后,在二氧化硅薄膜和无定型硅之间会产生一层粗糙度较差的气泡层,这会大大影响二氧化硅薄膜和无定型硅之间的粘附性;在心轴工艺中,二氧化硅薄膜是作为无定型硅的刻蚀停止层,这必然会影响无定型硅的图形化刻蚀,从而影响刻蚀精度。
如图1A至图1B所示,是现有无定型硅层104的制造方法的各步骤中的器件剖面结构示意图;现有定型硅层的制造方法包括如下步骤:
步骤一、如图1A所示,提供形成有前层结构101的半导体衬底,采用PECVD工艺在所述前层结构101上形成二氧化硅层102。
通常,PECVD工艺使所述二氧化硅层102的表面具有悬挂H键如Si-H键。图1A中,所述二氧化硅层102的具有悬挂H键的表面层单独用标记103标出。
步骤三、如图1B所示,采用CVD沉积工艺在所述二氧化硅层102表面形成无定型硅层104。
通常,所述无定型硅层104的硅源采用硅烷,通过硅烷分解形成所述无定型硅层104。在所述无定型硅层104沉积过程中,硅烷裂解形成的H会扩散到所述二氧化硅层102表面并和所述二氧化硅层102表面的H结合形成氢气,最后在所述无定型硅层104沉积完成后,会在所述无定型硅层104和所述二氧化硅层102之间形成气泡层105,气泡层105会使所述无定型硅层104和所述二氧化硅层102的粘附性变差。通常,所述无定型硅层104作为心轴层,所述二氧化硅层102则是作为所述无定型硅层104的刻蚀停止层。所述无定型硅层104和所述二氧化硅层102的粘附性差,会使得所述无定型硅层104的刻蚀精度变差,从而影响所述无定型硅层104的图形精度。
如图2所示,是采用现有无定型硅层104的制造方法形成的器件剖面结构照片,图2中,二氧化硅层单独采用标记102a表示,无定型硅层单独采用标记104a表示,可以看出,二者接触界面处存在气泡层105。
本发明实施例无定型硅层204的制造方法:
如图3所示,是本发明实施例无定型硅层204的制造方法的流程图;如图4A至图4C所示,是本发明实施例无定型硅层204的制造方法的各步骤中的器件剖面结构示意图;本发明实施例定型硅层的制造方法包括如下步骤:
步骤一、如图4A所示,提供形成有前层结构201的半导体衬底,采用PECVD工艺在所述前层结构201上形成二氧化硅层202;PECVD工艺使所述二氧化硅层202的表面具有悬挂H键如Si-H键。图4A中,所述二氧化硅层202的具有悬挂H键的表面层单独用标记203标出。
本发明实施例中,所述二氧化硅层202作为后续形成的无定型硅层204的刻蚀停止层。
在一些实施例中,所述二氧化硅层202的PECVD工艺中的硅源采用硅烷,所述二氧化硅层202为PEOX。
在一些实施例中,所述二氧化硅层202的PECVD工艺中的硅源采用TEOS,所述二氧化硅层202为PETEOS。
所述半导体衬底包括硅衬底。
步骤二、如图4B所示,对所述二氧化硅层202的表面做等离子体热处理,采用所述等离子体热处理使所述二氧化硅层202的所述悬挂H键的H释放并对H释放后的悬挂键进行钝化。由4B中表面层203没有再显示,也即表面层中不在包含所述悬挂H键。
本发明实施例中,所述等离子体热处理的工艺气体包括一氧化二氮。
所述等离子体热处理的工艺条件包括:真空压强为1torr~5torr,氮气流量为1000sccm~10000sccm,一氧化二氮的流量为100sccm~1000sccm,温度为350℃~400℃,高频射频功率为100瓦特~1000瓦特,低频射频功率为50瓦特~200瓦特,时间为2秒~10秒。
步骤三、如图4C所示,采用CVD沉积工艺在所述二氧化硅层202表面形成无定型硅层204,利用所述二氧化硅层202表面的H被去除且悬挂键被钝化的特征,防止所述无定型硅层204沉积过程中的H扩散到所述二氧化硅层202表面并和所述二氧化硅层202表面的H结合形成氢气,从而提高所述无定型硅层204和所述二氧化硅层202的粘附性。
本发明实施例中,各所述无定型硅层204的硅源采用硅烷,通过硅烷分解形成所述无定型硅层204。
所述无定型硅层204作为心轴层。还包括:
以所述二氧化硅层202为停止层对所述无定型硅进行图形化刻蚀形成心轴层图形。
在所述心轴层图形的侧面形成侧墙。
去除所述心轴层图形并形成所述侧墙的图形结构。
所述侧墙的材料包括氮化硅或金属氮化物。所述侧墙的材料采用原子层沉积工艺形成。
在所述半导体衬底上的前层结构201包括用于图形化的目标层;所述侧墙的图形结构形成之后,以所述侧墙的图形结构为掩膜进行刻蚀将图形结构转移到所述目标层。
所述目标层的图形包括鳍体、栅极结构或导线。
本发明实施例在采用PECVD工艺形成二氧化硅层202之后,并不是直接沉积无定型硅层204,而是在沉积无定型硅层204之前采用等离子体热处理对二氧化硅层202表面的H释放并对H释放后的悬挂键进行钝化,使得后续无定型硅层204的沉积过程中避免在二氧化硅层202的表面形成氢气泡,从而能使二氧化硅层202和无定型硅层204之间具有良好的接触界面,从而能提高无定型硅层204和底部二氧化硅层202之间的粘附性;在心轴工艺中,也能提高无定型硅的刻蚀精度,从而能提高图形化精度。
如图5所示,是采用本发明实施例无定型硅层204的制造方法形成的器件剖面结构照片,图5中,二氧化硅层单独采用标记202a表示,无定型硅层单独采用标记204a表示,可以看出,二者接触界面良好,并不存在气泡层。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。
Claims (13)
1.一种无定型硅层的制造方法,其特征在于,包括如下步骤:
步骤一、提供形成有前层结构的半导体衬底,采用PECVD工艺在所述前层结构上形成二氧化硅层;PECVD工艺使所述二氧化硅层的表面具有悬挂H键;
步骤二、对所述二氧化硅层的表面做等离子体热处理,采用所述等离子体热处理使所述二氧化硅层的所述悬挂H键的H释放并对H释放后的悬挂键进行钝化;
步骤三、采用CVD沉积工艺在所述二氧化硅层表面形成无定型硅层,利用所述二氧化硅层表面的H被去除且悬挂键被钝化的特征,防止所述无定型硅层沉积过程中的H扩散到所述二氧化硅层表面并和所述二氧化硅层表面的H结合形成氢气,从而提高所述无定型硅层和所述二氧化硅层的粘附性。
2.如权利要求1所述的无定型硅层的制造方法,其特征在于:所述二氧化硅层作为所述无定型硅层的刻蚀停止层。
3.如权利要求2所述的无定型硅层的制造方法,其特征在于:所述无定型硅层作为心轴层。
4.如权利要求1所述的无定型硅层的制造方法,其特征在于:步骤一中,所述二氧化硅层的PECVD工艺中的硅源采用硅烷,所述二氧化硅层为PEOX;
或者,所述二氧化硅层的PECVD工艺中的硅源采用TEOS,所述二氧化硅层为PETEOS。
5.如权利要求1所述的无定型硅层的制造方法,其特征在于:步骤二中,所述等离子体热处理的工艺气体包括一氧化二氮。
6.如权利要求1所述的无定型硅层的制造方法,其特征在于:所述等离子体热处理的工艺条件包括:
真空压强为1torr~5torr,氮气流量为1000sccm~10000sccm,一氧化二氮的流量为100sccm~1000sccm,温度为350℃~400℃,高频射频功率为100瓦特~1000瓦特,低频射频功率为50瓦特~200瓦特,时间为2秒~10秒。
7.如权利要求1所述的无定型硅层的制造方法,其特征在于:步骤三中,各所述无定型硅层的硅源采用硅烷,通过硅烷分解形成所述无定型硅层。
8.如权利要求3所述的无定型硅层的制造方法,其特征在于:还包括:
以所述二氧化硅层为停止层对所述无定型硅进行图形化刻蚀形成心轴层图形;
在所述心轴层图形的侧面形成侧墙;
去除所述心轴层图形并形成所述侧墙的图形结构。
9.如权利要求8所述的无定型硅层的制造方法,其特征在于:在所述半导体衬底上的前层结构包括用于图形化的目标层;所述侧墙的图形结构形成之后,以所述侧墙的图形结构为掩膜进行刻蚀将图形结构转移到所述目标层。
10.如权利要求9所述的无定型硅层的制造方法,其特征在于:所述半导体衬底包括硅衬底。
11.如权利要求8所述的无定型硅层的制造方法,其特征在于:所述侧墙的材料包括氮化硅或金属氮化物。
12.如权利要求8所述的无定型硅层的制造方法,其特征在于:所述侧墙的材料采用原子层沉积工艺形成。
13.如权利要求9所述的无定型硅层的制造方法,其特征在于:所述目标层的图形包括鳍体、栅极结构或导线。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210394294.5A CN114899084A (zh) | 2022-04-14 | 2022-04-14 | 无定型硅层的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210394294.5A CN114899084A (zh) | 2022-04-14 | 2022-04-14 | 无定型硅层的制造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN114899084A true CN114899084A (zh) | 2022-08-12 |
Family
ID=82716582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210394294.5A Pending CN114899084A (zh) | 2022-04-14 | 2022-04-14 | 无定型硅层的制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN114899084A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115369385A (zh) * | 2022-08-29 | 2022-11-22 | 福建兆元光电有限公司 | 一种led二氧化硅薄膜的制作方法 |
-
2022
- 2022-04-14 CN CN202210394294.5A patent/CN114899084A/zh active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115369385A (zh) * | 2022-08-29 | 2022-11-22 | 福建兆元光电有限公司 | 一种led二氧化硅薄膜的制作方法 |
CN115369385B (zh) * | 2022-08-29 | 2024-01-09 | 福建兆元光电有限公司 | 一种led二氧化硅薄膜的制作方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20170316940A1 (en) | Method for forming spacers using silicon nitride film for spacer-defined multiple patterning | |
JP4632371B2 (ja) | 選択的ポリマー蒸着を用いた自己整合コンタクトホール形成方法 | |
US8283258B2 (en) | Selective wet etching of hafnium aluminum oxide films | |
JPS58106833A (ja) | 半導体デバイス内に造形を形成する方法 | |
TW201517122A (zh) | 將用於離子植入製程之硬光罩層圖案化的方法 | |
JP2009094279A (ja) | ホールパターンの形成方法および半導体装置の製造方法 | |
TW201543564A (zh) | 半導體製程 | |
JP2005045053A (ja) | 半導体装置の製造方法 | |
CN114899084A (zh) | 无定型硅层的制造方法 | |
US11456174B2 (en) | Semiconductor structure and formation method thereof | |
CN108807164B (zh) | 晶体管栅极的制造方法 | |
US7566644B2 (en) | Method for forming gate electrode of semiconductor device | |
JP2001210606A (ja) | 半導体装置の製造方法 | |
US20200328086A1 (en) | Method of anisotropically etching adjacent lines with multi-color selectivity | |
JPH06169021A (ja) | 半導体装置及びその製造方法 | |
JP2008124399A (ja) | 半導体装置の製造方法 | |
JP2009259996A (ja) | 半導体装置およびその製造方法 | |
CN112563200B (zh) | 半导体器件及其形成方法 | |
JP2005136097A (ja) | 半導体装置の製造方法 | |
US7205243B2 (en) | Process for producing a mask on a substrate | |
KR100506054B1 (ko) | 반도체 소자의 제조 방법 | |
KR100574646B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
JPH0336270A (ja) | 絶縁膜形成方法 | |
KR100320445B1 (ko) | 반도체장치의트렌치형성방법 | |
TW535255B (en) | Method of preventing increase in top critical dimension of contact window with spacer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |