CN113053912A - 阵列基板和显示面板 - Google Patents

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Abstract

本申请公开了一种阵列基板和显示面板，所述阵列基板包括：衬底；图案化的屏蔽层，具有固定电位，位于所述衬底一侧，包括相互连接的多个屏蔽单元；驱动电路层，位于所述屏蔽层背离所述衬底一侧，包括多个驱动晶体管，且每一个所述驱动晶体管在所述屏蔽层上的正投影至少部分覆盖一个所述屏蔽单元。通过上述设计方式，本申请能够降低强光照射以及静电对驱动晶体管稳定性的影响。

Description

阵列基板和显示面板
技术领域
本申请属于显示技术领域，具体涉及一种阵列基板和显示面板。
背景技术
近年来AMOLED显示技术发展越来越成熟，基于其柔性、对比度高、厚度薄、低功耗、低延时、耐低温等优秀特性，使其在手机显示领域已经成为了主流。目前用户对AMOLED手机提出了诸如高刷新频率等要求。具有高刷新频率的AMOLED显示面板既能消除图像闪烁和抖动感，也为用户带来更为流畅的使用体验；但同时对显示面板的晶体管稳定性提出了更高的要求。
在高刷新频率下，AMOLED显示面板内一些显示mura或显示缺陷会被放大，尤其在如强光照射环境以及受到摩擦静电的环境下，显示面板容易出现如显示异常或者闪屏等一些问题。
发明内容
本申请提供一种阵列基板和显示面板，以降低强光照射以及摩擦静电对驱动晶体管稳定性的影响。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种阵列基板，包括：衬底；图案化的屏蔽层，具有固定电位，位于所述衬底一侧，包括相互连接的多个屏蔽单元；驱动电路层，位于所述屏蔽层背离所述衬底一侧，包括多个驱动晶体管，且每一个所述驱动晶体管在所述屏蔽层上的正投影至少部分覆盖一个所述屏蔽单元。
其中，所述多个驱动晶体管沿相互交叉的第一方向和第二方向排布；所述屏蔽层还包括多个第一连接件；其中，在所述第一方向上，相邻两个屏蔽单元之间通过一个第一连接件连接；优选地，所述屏蔽层还包括多个第二连接件；其中，在所述第二方向上，相邻两个所述第一连接件之间通过一个第二连接件连接。
其中，所述阵列基板包括显示区和包围所述显示区的非显示区；在第一方向上，位于所述非显示区的屏蔽层通过至少一个导电孔与所述驱动电路层中位于所述非显示区且具有固定电位的走线电连接。
其中，所述驱动电路层与所述屏蔽层之间设置有第一缓冲层，所述驱动晶体管包括位于所述第一缓冲层之上的沟道区域；每一所述沟道区域的下方设置有一个屏蔽单元，且所述沟道区域在所述屏蔽层上的正投影位于对应的所述屏蔽单元内。
其中，所述驱动电路层还包括存储电容，在远离所述衬底的方向上，所述驱动电路层依次包括图案化的多晶硅有源层、第一栅绝缘层、图案化的第一金属层、第二栅绝缘层、图案化的第二金属层、第一层间介质层和图案化的源漏极层，所述图案化的多晶硅有源层包括所述沟道区域，所述图案化的第一金属层分别形成所述驱动晶体管的栅极和所述存储电容的第一极板，所述图案化的第二金属层形成所述存储电容的第二极板，所述图案化的源漏极层分别形成所述驱动晶体管的源极和漏极；其中，所述栅极和所述第二极板在所述屏蔽层上的正投影覆盖所述屏蔽单元；或者，所述栅极在所述屏蔽层上的正投影覆盖所述屏蔽单元。
其中，所述沟道区域的材料为P型半导体，所述屏蔽层具有高电平的的固定电位；或者，所述沟道区域的材料为N型半导体，所述屏蔽层具有低电平的固定电位。
其中，所述屏蔽层的电位与所述第二极板的电位相同。
其中，还包括：第二缓冲层，覆盖所述衬底靠近所述屏蔽层一侧，且所述屏蔽层位于所述第一缓冲层和所述第二缓冲层之间。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种显示面板，包括上述任一实施例中所述的阵列基板。
区别于现有技术情况，本申请的有益效果是：本申请所提供的阵列基板中包括位于驱动电路层和衬底之间的屏蔽层，该屏蔽层具有固定电位；且屏蔽层包括相互连接的多个屏蔽单元，每一个驱动晶体管在屏蔽层上的正投影至少部分覆盖一个屏蔽单元。一方面，上述屏蔽单元可以遮挡从衬底一侧过来的外界环境光，从而可以增强驱动晶体管的光照稳定性；另一方面，上述屏蔽单元具有固定电位，具有静电屏蔽的作用，从而可以提高对应位置处的驱动晶体管的抗静电能力，提高驱动晶体管的稳定性，降低显示面板出现显示异常或者闪屏等问题的概率。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为本申请阵列基板一实施方式的结构示意图；
图2为图1中阵列基板沿B-B剖线一实施方式的剖视示意图；
图3为本申请阵列基板另一实施方式的结构示意图；
图4为本申请显示面板一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
请参阅图1和图2，图1为本申请阵列基板一实施方式的结构示意图，图2为图1中阵列基板沿B-B剖线一实施方式的剖视示意图。该阵列基板10包括衬底100、图案化的屏蔽层102和驱动电路层104。
其中，衬底100可以为硬性材质(例如，玻璃等)，当然，衬底100也可为柔性材质(例如，聚酰亚胺等)。图案化的屏蔽层102具有固定电位，位于衬底100一侧，包括相互连接的多个屏蔽单元1020；其中，上述固定电位可以由阵列基板10内原本具有固定电位的信号线提供，例如，ELVDD电源线、ELVSS电源线、VREF信号线等，具体选择情形参见后续详细说明。当然，在其他实施例中，也可在阵列基板10中额外新增一个具有固定电位的信号线。驱动电路层104位于屏蔽层102背离衬底100一侧，驱动电路层104可以包括多个驱动电路单元(未标示)，每个驱动电路单元内可以包括一个驱动晶体管1040和至少一个开关晶体管，每一个驱动晶体管1040在屏蔽层102上的正投影至少部分覆盖一个屏蔽单元1020，即每一个驱动晶体管1040靠近衬底一侧的正下方都设置有一个屏蔽单元1020，上述屏蔽单元1020可以遮挡从衬底100一侧过来的外界环境光，从而可以增强驱动晶体管1040的光照稳定性；同时，上述屏蔽单元1020具有固定电位，具有静电屏蔽的作用，从而可以提高对应位置处的驱动晶体管1040的抗静电能力。
在本实施例中，屏蔽层102的材质可以为非透光的金属，例如，钼等；当然，屏蔽层102的材质也可以为半导体材质，例如，a-Si等。当屏蔽层102的材质为非透光金属时，从衬底100远离驱动电路层104一侧过来的外界环境光照射到屏蔽层102上后，可以对该外界环境光进行反射，以使得外界环境光不会照射至对应位置处的驱动晶体管1040上，以增强驱动晶体管1040的光照稳定性。当屏蔽层102的材质为半导体材质时，从驱动电路层104远离衬底100一侧过来的外界环境光照射到屏蔽层102上后，可以对该外界环境光进行吸收，以使得外界环境光不会照射至对应位置处的驱动晶体管1040上，以增强驱动晶体管1040的光照稳定性。
请继续参阅图1，驱动电路层104中多个驱动晶体管1040沿相互交叉的第一方向X和第二方向Y排布，可选的，第一方向X和第二方向Y相互垂直设置。屏蔽层102还包括多个第一连接件1022；其中，在第一方向X上，相邻两个屏蔽单元1020之间通过一个第一连接件1022连接。该设计方式可以使得第一方向X上相互连接的多个屏蔽单元1020电位尽可能相同，使得第一方向X上的多个驱动晶体管1040性能较为均一。
进一步，如图1中所示，屏蔽层102还包括多个第二连接件1024；其中，在第二方向Y上，相邻两个第一连接件1022之间通过一个第二连接件1024连接。该设计方式可以使得图案化的屏蔽层102形成网状结构，所有屏蔽单元1020的电位尽可能相同，使得所有驱动晶体管1040性能较为均一。
此外，在本实施例中，上述第二连接件1024可以呈直线延伸；或者，第二连接件1024也可呈不规则曲线/折线延伸，且第二连接件1024在衬底100上的正投影与周围的开关晶体管的沟道或其他金属走线在衬底100上的正投影非重叠。该设计方式可以使得第二连接件1024通过绕线方式躲避周围开关晶体管的沟道以及一些上层金属走线，以降低第二连接件1024对周围开关晶体管的影响以及避免寄生电容增大。
进一步，由上述屏蔽单元1020、第一连接件1022和第二连接件1024构成的屏蔽层102为一体成型结构，其可通过刻蚀等方式形成图案化的屏蔽层102。
请继续参阅图1和图2，阵列基板10包括显示区AA和包围显示区AA的非显示区CC；在第一方向X上，位于非显示区CC的屏蔽层102通过至少一个导电孔106与驱动电路层104中位于非显示区CC且具有固定电位的走线电连接。上述屏蔽层102在阵列基板10的外围通过导电孔106与固定电位的走线电连接的方式可以降低布局难度，且对于高PPI的情况其优势更为突出。
可选地，在本实施例中，如图1中所示，在第一方向X上，阵列基板10的非显示区CC具有固定电位的走线；位于非显示区CC的屏蔽层102具有延伸入非显示区CC的第一连接件1022，延伸入非显示区CC的第一连接件1022通过导电孔106与具有固定电位的走线电连接。
当然，在其他实施例中，如图1中所示，延伸入非显示区CC的第一连接件1022之间也可设置有第二连接件1024，位于非显示区CC的第一连接件1022和第二连接件1024的交界处通过导电孔106与具有固定电位的走线电连接。
进一步，如图3中所示，图3为本申请阵列基板另一实施方式的结构示意图。上述屏蔽层102还可包括多个第三连接件1026a，第三连接件1026a设置于非显示区CC；在第一方向X上，相邻两个第二连接件1024a之间设置有一个第三连接件1026a，且位于非显示区CC的第二连接件1024a和第三连接件1026a相互连接形成封闭的口字型。
另一可选地，在本实施例中，如图1中所示，在第一方向X上，多个屏蔽单元1020和多个第一连接件1022形成一个重复单元1028，每个重复单元1028相对设置的两端均处于非显示区CC，且相对设置的两端分别通过一个导电孔106与具有固定电位的走线电连接。该设计方式可以降低过孔电阻，使得第一方向X上的同一重复单元1028内的所有屏蔽单元1020的电位尽可能相同。
此外，如图2中所示，驱动电路层104与屏蔽层102之间设置有第一缓冲层108，该第一缓冲层108的材质可以为氮化硅等。驱动晶体管1040包括位于第一缓冲层108之上的沟道区域10400；每一沟道区域10400的下方设置有一个屏蔽单元1020，且沟道区域10400在屏蔽层102上的正投影位于对应的屏蔽单元1020内。由于驱动晶体管1040的开关特性与沟道区域10400的稳定性相关，上述屏蔽单元1020覆盖对应位置处的沟道区域10400的方式可以使得驱动晶体管1040的抗光照能力和抗静电能力较好，驱动晶体管1040的开关特性较为稳定。
进一步，如图2中所示，驱动电路层104还包括存储电容103。在远离衬底100的方向上，驱动电路层104包括依次层叠设置的图案化的多晶硅有源层(未标示)、第一栅绝缘层GI-1、图案化的第一金属层M1、第二栅绝缘层GI-2、图案化的第二金属层M2、第一层间介质层IDL和图案化的源漏极层(未标示)。其中，图案化的多晶硅有源层包括上述沟道区域10400以及位于沟道区域10400两侧的第一导体化区域(例如，源极区域)10402和第二导体化区域(例如，漏极区域)10404。图案化的第一金属层M1分别形成上述驱动晶体管1040的栅极101以及存储电容103的第一极板1030。图案化的第二金属层M2形成存储电容103的第二极板1032。另外，图案化的第二金属层M2也可以形成驱动电路层104中VREF信号线。图案化的源漏极层由第三金属层M3形成，图案化的源漏极层分别形成驱动晶体管1040的源极10406和漏极10408，且源极10406和漏极10408穿过对应位置处的绝缘层后，分别与第一导体化区域10402和第二导体化区域10404连接。
进一步地，图案化的第三金属层M3在非显示区CC形成电源线ELVDD和电源线ELVSS，电源线ELVDD或电源线ELVSS为与屏蔽层102电连接的走线。
为了降低引入的屏蔽层102对原本阵列基板10中透光区域的影响，即为了使得引入的屏蔽层102不影响原本屏上指纹识别功能的实现，上述驱动晶体管1040中的栅极101和第二极板1032在屏蔽层102上的正投影覆盖对应位置处的屏蔽单元1020，或者，上述驱动晶体管1040中的栅极101在屏蔽层102上的正投影覆盖对应位置处的屏蔽单元1020。可选地，在本实施例中，同属于一个驱动电路单元中的存储电容103的第二极板1032覆盖驱动晶体管1040的栅极101。当然，在其他实施例中，同属于一个驱动电路单元中的存储电容102的第二极板1032也可仅覆盖部分栅极101，此时屏蔽单元1020可以设置于存储电容102的第二极板1032和栅极101共同形成的遮光区域下方。
需要说明的是，上述驱动晶体管1040是以顶栅结构为例，对于底栅结构也同样适用，在此不作过多说明。
当驱动晶体管1040的沟道区域10400的材料为P型半导体，即驱动晶体管1040为PMOS管时，屏蔽层102具有高电平的固定电位，例如，与电源线ELVDD相同的电位。该设计方式可以使得引入的屏蔽层102不会影响到对应位置处的驱动晶体管1040的正常开启状况。在本实施例中，如图2中所示，位于非显示区CC的屏蔽层102通过贯穿第一层间介质层ILD、第二栅绝缘层GI-2和第一栅极绝缘层GI-1的导电孔106与第三金属层M3中的电源线ELVDD电连接。且该导电孔106对应的过孔可以与上述提及的栅极10406和源极10408对应的过孔共用一个光罩形成，即不需要额外增加光罩来形成过孔，在实现驱动晶体管1040稳定性增强的同时降低了制造成本。当然，在其他实施例中，由于存储电容103的第二极板1032的电位与ELVDD电位相同，第二金属层M2包括与第二极板1032连接且位于非显示区CC的第一部分，此时屏蔽层102还可通过贯穿第一层间介质层ILD、第二栅绝缘层GI-2的导电孔与该第一部分电连接，进而使得屏蔽层102的电位与第二极板1032的电位相同。该设计方式可以降低导电孔的深度，从而降低形成导电孔对应的过孔时的难度。
而当驱动晶体管1040的沟道区域10400的材料为N型半导体，即驱动晶体管1040为NMOS管时，屏蔽层102具有低电平的固定电位，例如，与电源线ELVSS电位或信号线VREF相同的电位。该设计方式可以使得引入的屏蔽层102不会影响到对应位置处的驱动晶体管1040的正常开启状况。在本实施例中，当ELVSS电源线位于第三金属层M3时，与图2中类似，屏蔽层102可以通过贯穿第一层间介质层ILD、第二栅绝缘层GI-2和第一栅极绝缘层GI-1的导电孔106与第三金属层M3中的ELVSS电源线电连接。且该导电孔106对应的过孔可以与上述提及的栅电极10406和源电极10408对应的过孔共用一个光罩形成，即不需要额外增加光罩来形成过孔，在实现驱动晶体管1040稳定性增强的同时降低了制造成本。当然，在其他实施例中，屏蔽层102也可与位于第二金属层M2的VREF信号线电连接；或者，由于存储电容103的第二极板1032的电位与ELVSS电位相同，第二金属层M2包括与第二极板1032连接且位于非显示区CC的第一部分，此时屏蔽层102还可通过贯穿第一层间介质层ILD、第二栅绝缘层GI-2的导电孔与该第一部分电连接，进而使得屏蔽层102的电位与第二极板1032的电位相同。该设计方式可以降低导电孔的深度，从而降低形成导电孔对应的过孔时的难度。
此外，请再次参阅图2，本申请所提供的阵列基板10还包括第二缓冲层105，覆盖衬底100靠近屏蔽层102一侧，且屏蔽层102位于第一缓冲层108和第二缓冲层105之间。该第二缓冲层105的材质可以为氮化硅等，其具有隔热以及阻挡金属离子的作用。
请参阅图4，图4为本申请显示面板一实施方式的结构示意图，该显示面板包括上述任一实施例中的阵列基板20。
当然，在其他实施例中，该显示面板还可以包括其他结构，例如，位于阵列基板20一侧的发光层22、位于发光层22背离阵列基板20一侧的封装层24等。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种阵列基板，其特征在于，包括：
衬底；
图案化的屏蔽层，具有固定电位，位于所述衬底一侧，包括相互连接的多个屏蔽单元；
驱动电路层，位于所述屏蔽层背离所述衬底一侧，包括多个驱动晶体管，且每一个所述驱动晶体管在所述屏蔽层上的正投影至少部分覆盖一个所述屏蔽单元。
2.根据权利要求1所述的阵列基板，其特征在于，
所述多个驱动晶体管沿相互交叉的第一方向和第二方向排布；
所述屏蔽层还包括多个第一连接件；其中，在所述第一方向上，相邻两个屏蔽单元之间通过一个第一连接件连接。
3.根据权利要求2所述的阵列基板，其特征在于，
所述屏蔽层还包括多个第二连接件；其中，在所述第二方向上，相邻两个所述第一连接件之间通过一个第二连接件连接。
4.根据权利要求2或3所述的阵列基板，其特征在于，
所述阵列基板包括显示区和包围所述显示区的非显示区；
在第一方向上，位于所述非显示区的屏蔽层通过至少一个导电孔与所述驱动电路层中位于所述非显示区且具有固定电位的走线电连接。
5.根据权利要求4所述的阵列基板，其特征在于，
所述驱动电路层与所述屏蔽层之间设置有第一缓冲层，所述驱动晶体管包括位于所述第一缓冲层之上的沟道区域；
每一所述沟道区域的下方设置有一个所述屏蔽单元，且所述沟道区域在所述屏蔽层上的正投影位于对应的所述屏蔽单元内。
6.根据权利要求5所述的阵列基板，其特征在于，
所述驱动电路层还包括存储电容，在远离所述衬底的方向上，所述驱动电路层依次包括图案化的多晶硅有源层、第一栅绝缘层、图案化的第一金属层、第二栅绝缘层、图案化的第二金属层、第一层间介质层和图案化的源漏极层，所述图案化的多晶硅有源层包括所述沟道区域，所述图案化的第一金属层分别形成所述驱动晶体管的栅极和所述存储电容的第一极板，所述图案化的第二金属层形成所述存储电容的第二极板，所述图案化的源漏极层分别形成所述驱动晶体管的源极和漏极；
其中，所述栅极和所述第二极板在所述屏蔽层上的正投影覆盖所述屏蔽单元；或者，所述栅极在所述屏蔽层上的正投影覆盖所述屏蔽单元。
7.根据权利要求6所述的阵列基板，其特征在于，
所述沟道区域的材料为P型半导体，所述屏蔽层具有高电平的固定电位；或者，
所述沟道区域的材料为N型半导体，所述屏蔽层具有低电平的固定电位。
8.根据权利要求6所述的阵列基板，其特征在于，
所述屏蔽层的电位与所述第二极板的电位相同。
9.根据权利要求5所述的阵列基板，其特征在于，还包括：
第二缓冲层，覆盖所述衬底靠近所述屏蔽层一侧，且所述屏蔽层位于所述第一缓冲层和所述第二缓冲层之间。
10.一种显示面板，其特征在于，包括权利要求1-9中任一项所述的阵列基板。
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