CN112994823A - 基于vpx的高精度时钟源系统及时钟纠偏方法 - Google Patents

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Abstract

本发明公开一种基于VPX的高精度时钟源系统及时钟纠偏方法，系统包括：交换模块、变压器、存储器、VPX连接器以及时钟电路，其中，交换模块用于数据转发，其支持端口配置，支持IEEE 802.1Q VLAN协议；变压器类型为网络变压器，其用于耦合电平、增强信号驱动能力，使内部PHY与外部实现隔离；交换模块通过变压器或直接与VPX连接器相连，用于将网络状态信息引至VPX连接器；时钟电路与所述VPX连接器相连，时钟电路中包含压控晶体振荡器，其为通信系统各子设备提供稳定的时钟基准；所述存储器用于存储交换模块的驱动程序。该系统其具有多路千兆以太网、可实时调整的高精度时钟源，以太网指示灯、时钟信号指示灯可以分别指示平台内部的以太网、时钟是否处于正常工作状态。

Description

基于VPX的高精度时钟源系统及时钟纠偏方法
技术领域
本发明属于军用电子技术领域，特别是涉及到一种基于VPX的多路千兆以太网交换及高精度时钟源平台。
背景技术
随着军用通信指挥系统不断发展，其要求传输的数据量也越来越大，周围的电磁场环境也越来越复杂，因此对通信指挥系统的数据带宽、数据交互方式以及时钟源等要求也不断提高。
传统的军用通信指挥系统大多基于分级共享式总线(如PCI、VME)，由多个功能模块组合而成，存在集成度低、设备量大、功耗高、数据处理能力较弱以及模块间数据传输速率较低等问题，已经无法满足现代军用通信指挥系统的设计需求。
VPX总线是VME技术的进化，采用了新一代的高速串行总线技术，其具备强大的数据处理能力、高性能网络交换能力以及丰富的I/O接口能力。因此VPX架构代表了新一代军用通信指挥系统的发展趋势和方向。
网络交换技术是通信指挥系统信息传输的主要方式，通过千兆以太网接口可实现多个设备的网络互连。
高精度时钟源可以为通信系统各子设备提供非常稳定的时钟基准，目前多采用有源晶振作为时钟源，但是存在时钟精度不够的问题，无法满足通信指挥系统对时钟源高精度、稳定、可靠传输的要求。
发明内容
本发明的目的在于克服现有技术的缺陷，提供一种基于VPX的多路千兆以太网交换及高精度时钟源平台，其具有多路千兆以太网、可实时调整的高精度时钟源，以太网指示灯、时钟信号指示灯可以分别指示平台内部的以太网、时钟是否处于正常工作状态。
本发明为一种基于VPX的高精度时钟源系统，所述系统包括：交换模块、变压器、存储器、VPX连接器以及时钟电路，其中，
所述交换模块用于数据转发，其支持端口配置，支持IEEE 802.1Q VLAN协议；
所述变压器类型为网络变压器，其用于耦合电平、增强信号驱动能力，使内部PHY与外部实现隔离；
所述交换模块与变压器分别于VPX连接器相连，用于将网络状态信息发送给VPX连接器；
所述时钟电路与所述VPX连接器相连，所述时钟电路中包含压控晶体振荡器，其为通信系统各子设备提供稳定的时钟基准；
所述存储器用于存储交换模块的驱动程序。
进一步的，所述交换模块内部集成MAC和PHY，设有多路以太网输出，所选交换模块包含8路1000Base-T和2路1000Base-X通道，其中8路1000Base-T通道，由PHY外接变压器到VPX连接器，2路1000Base-X通道，由MAC直接到VPX连接器。
进一步的，所述存储器为EEPROM或者SPI FLASH型存储器。
更进一步的，所述时钟电路包括晶振、缓冲器、处理器、D/A转换模块，其中，所述晶振为压控晶体振荡器VCTCXO，所述晶振的输出端连接缓冲器；
所述缓冲器支持10MHz～40MHz的晶振输入，具有8路输出，其输出端连接处理器以及VPX连接器；
所述处理器为FPGA，FPGA将差分时钟与从VPX连接器获取的同步设备差分秒脉冲进行比较，输出1个数字控制信号，该信号通过SPI接口发送给D/A转换模块；
所述数字信号转换为模拟电压控制信号，经转换后的电压控制信号送到晶振控制引脚，对VCTCXO进行微调。
作为本申请的一种优选实施方式，所述晶振的输出端包含LVPECL、LVDS、HCSL电平可供选择。
进一步的，所述缓冲器配置为LVDS电平输出，其中一路回环时钟送入处理器，其他7路时钟直接连到VPX连接器。
进一步的，所述处理器根据输入回环时钟信号，判断时钟状态，当时钟偏差在正常范围内，时钟状态为正常，若时钟偏差一直在允许的偏差范围外，则时钟状态为异常。
本申请还提供上述基于VPX及高精度时钟源系统的时钟纠偏方法，所述纠偏方法包括：
当处理器开始进行时钟偏差比对时，首先设置一个偏差阈值Δ以及纠偏间隔时间T，当时钟偏差绝对值≤Δ时，输出控制信号CTL不变；当时钟偏差绝对值＞Δ时，输出一个新的控制信号CTL′，经过时间T后，重新对时钟偏差进行比对。
进一步的当时钟偏差绝对值＞Δ时，输出一个新的控制信号CTL′的具体流程如下：
对以实时时钟的变化参考值CLK′进行采样计数，计数值M为不少于2个连续输入的时钟基准信号上升沿或下降沿之间的时间间隔内采样到计数值，采用如下公式计算输出偏差值：
M0＝N*f0/Rref；
Δ′＝N*Δ；
e＝M-M0
其中，M0为计数基准值、N为实时时钟放大倍数、f0为晶振目标输出频率、Rref为时钟基准信号频率、Δ′为计数值阈值、Δ为时钟输出频率偏差阈值；
当e＞Δ′，减小输出数字量，调低压控晶振的频率；
当e＜-Δ′，增大输出数字量调高压控晶振的频率；
当|e|≤Δ′，频率误差在允许范围内，输出数字量保持不变；
当处理器工作频率fs满足奈奎斯特采用定理，即
fs＞2N*CLK′。
允许晶振误差为±F，DAC位数为NDAC，
频率调节精度ΔF＝F/2^NDAC，假设F为1000Hz，NDAC为16，则ΔF＝0.015Hz＜1Hz。此时，若f0为20MHz，N为10，则处理器工作频率大于400MHz。
进一步的，所述实时时钟的变化参考值CLK′为输入的实时时钟进行N倍频放大的值。
本发明的有益效果包括：
本发明的有益效果包括采用高集成度的以太网交换芯片支持多路千兆电口以及光口数据交换，通过设计时钟纠偏硬件电路和软件算法，实现高精度时钟源输出，并且使用标准VPX连接器，可以为其他VPX通信模块提供高精度时钟源。
附图说明
为了更清楚地说明本发明中的技术方案，下面将对本发明中所需要使用的附图进行简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其它附图。
图1是基于VPX的多路千兆以太网交换及高精度时钟源平台原理框图；
图2是时钟纠偏流程图；
图3是时钟纠偏过程中的算法流程图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合说明书附图对本发明的实施方式做进一步地详细叙述。
实施例1
本实施例为一种基于VPX的高精度时钟源系统，图1所示基于VPX的多路千兆以太网交换及高精度时钟源平台原理框图，其主要由两部分组成，分别为以太网交换和时钟电路。
以太网交换包含交换芯片、变压器、存储器等器件，其中交换芯片既可以完成最基本的二层数据转发功能，还可以支持端口配置、IEEE 802.1Q VLAN。交换芯片内部集成MAC和PHY，具有多路以太网输出，所选交换芯片应用设计成8端口1000Base-T+2端口1000Base-X方式，其中8路1000BASE-T通道，由PHY外接变压器到VPX连接器，2路1000Base-X通道，由MAC直接到VPX连接器。所述变压器类型为网络变压器，既可以起到电平耦合、增强信号驱动能力的作用，还能让内部PHY与外部实现隔离，起到保护交换芯片的作用。存储器可为EEPROM或者SPI FLASH，主要用于存储交换芯片驱动程序。此外，交换芯片支持配置管理，外部CPU可通过I2C/SPI/SMI等接口对交换芯片进行配置管理。
交换芯片支持网络状态指示，实际设计时可根据需要进行设计。如本案例平台，需要显示对外网口网络状态，则将连接外部以太网设备通道的指示灯信号0引出到VPX。
图1所示时钟电路，主要由晶振、缓冲器、处理器、D/A等组成。其中，所选晶振为压控晶体振荡器(VCTCXO)，具有固定20MHz频率输出，以及一个控制引脚，频率温度稳定度为±0.5×10-6；所选缓冲器支持10MHz～40MHz的晶振输入，具有8路输出，输出LVPECL、LVDS、HCSL电平可选。晶振输出20MHz时钟信号，送入时钟缓冲器，将时钟缓冲器配置为LVDS电平输出，其中一路回环时钟送入处理器，其他7路时钟直接连到VPX连接器。图1所示所选处理器为FPGA，FPGA将差分时钟与从VPX连接器获取的同步设备差分秒脉冲进行比较，输出1个数字控制信号，该信号通过SPI接口D/A。所选D/A为12位数模转换器，可以将数字信号转换为模拟电压控制信号。经转换后的电压控制信号送到晶振控制引脚，可对VCTCXO进行微调。如当系统需要20MHz频率输出，当输出为20.000050MHz时，可将其输出微调到20MHz±10Hz即0.05ppm以内。此外，处理器还可以根据输入回环时钟信号，判断时钟状态，当时钟偏差在正常范围内，时钟状态为正常，若时钟偏差一直在允许的偏差范围外，则时钟状态为异常。时钟状态指示灯信号1可通过VPX连接器驱动外部指示灯。
本发明采用高集成度的以太网交换芯片支持多路千兆电口以及光口数据交换，通过设计时钟纠偏软硬件电路，实现高精度时钟源输出，并且通过使用最新标准的VPX连接器，可以为其他VPX通信模块提供高精度时钟源。
实施例2
图2所示为时钟纠偏流程图。本申请还提供上述基于VPX的高精度时钟源系统的时钟纠偏方法，所述纠偏方法包括：
当处理器开始进行时钟偏差比对时，首先设置一个偏差阈值Δ以及纠偏间隔时间T，当时钟偏差绝对值≤Δ时，输出控制信号CTL不变；当时钟偏差绝对值＞Δ时，处理器以秒脉冲作为基准，通过设计的软件算法，输出一个新的控制信号CTL′，经过时间T后，重新对时钟偏差进行比对。
上述算法具体为：时钟基准信号和实时时钟CLK输入到处理器中，为了提高纠偏精度，处理器将输入的实时时钟进行N倍频，通过锁相环将处理器的采样时钟设为经过N倍频时钟CLK′的两倍以上，然后对CLK′进行采样计数，计数值M为2个连续输入的时钟基准信号上升沿或下降沿之间的时间间隔内采样到计数值，算法流程图见图3。具体计算公式如下：
M0＝N*f0/Rref；
Δ′＝N*Δ；
e＝M-M0
其中，M0为计数基准值、N为实时时钟放大倍数、f0为晶振目标输出频率、Rref为时钟基准信号频率、Δ′为计数值阈值、Δ为时钟输出频率偏差阈值。
当e＞Δ′，减小输出数字量，从而调低压控晶振的频率；
当e＜-Δ′，增大输出数字量，从而调高压控晶振的频率；
当|e|≤Δ′，频率误差在允许范围内，输出数字量保持不变。
若输出数字量为D，则D的调节值与压控晶振控制电压以及DAC分辨率有关。如压控晶振控制电压范围为0～VCC，默认值为0.5VCC(对应晶振频率为f0、D为0.5Nvcc)，DAC输出0～VCC时，对应输入数字量记为0～Nvcc，DAC输入数字量与控制电压输出具有比例关系，DAC输入数字量即为处理器输出数字量D。
此外，当处理器工作频率fs满足奈奎斯特采用定理，即
fs＞2N*CLK′。
假设允许晶振误差为±F，DAC位数为NDAC，
频率调节精度ΔF＝F/2^NDAC，假设F为1000Hz，NDAC为16，则ΔF＝0.015Hz＜1Hz。此时，若f0为20MHz，N为10，则处理器工作频率大于400MHz即可。
进一步的，所述实时时钟即为回环时钟。
进一步的，所述处理器以1PPS为基准输出新的控制信号。
作为本申请的一种优选实施方案，所述控制器为FPGA控制器，实际工作频率可达800MHz。
通过上述算法能够实现高精度时钟源输出，并且使用标准VPX连接器，可以为其他VPX通信模块提供高精度时钟源。
上述仅为本申请的较佳实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种基于VPX的高精度时钟源系统，其特征在于，所述系统包括：交换模块、变压器、存储器、VPX连接器以及时钟电路，其中，
所述交换模块用于数据转发，其支持端口配置，支持IEEE 802.1Q VLAN协议；
所述变压器类型为网络变压器，其用于耦合电平、增强信号驱动能力，使内部PHY与外部实现隔离；
所述交换模块与变压器分别于VPX连接器相连，用于将网络状态信息发送给VPX连接器；
所述时钟电路与所述VPX连接器相连，所述时钟电路中包含压控晶体振荡器，其为通信系统各子设备提供稳定的时钟基准；
所述存储器用于存储交换模块的驱动程序。
2.根据权利要求1所述的一种基于VPX的高精度时钟源系统，其特征在于，所述交换模块内部集成MAC和PHY，设有多路以太网输出，所选交换模块包含8路1000Base-T和2路1000Base-X通道，其中8路1000Base-T通道，由PHY外接变压器到VPX连接器，2路1000Base-X通道，由MAC直接到VPX连接器。
3.根据权利要求1所述的一种基于VPX的高精度时钟源系统，其特征在于，所述存储器为EEPROM或者SPI FLASH型存储器。
4.根据权利要求1至3任一项所述的一种基于VPX的高精度时钟源系统，其特征在于，所述时钟电路包括晶振、缓冲器、处理器、D/A转换模块，其中，所述晶振为压控晶体振荡器VCTCXO，所述晶振的输出端连接缓冲器；
所述缓冲器支持10MHz～40MHz的晶振输入，具有8路输出，其输出端连接处理器以及VPX连接器；
所述处理器为FPGA，FPGA将差分时钟与从VPX连接器获取的同步设备差分秒脉冲进行比较，输出1个数字控制信号，该信号通过SPI接口发送给D/A转换模块；
所述数字信号转换为模拟电压控制信号，经转换后的电压控制信号送到晶振控制引脚，对VCTCXO进行微调。
5.根据权利要求4所述的一种基于VPX的高精度时钟源系统，其特征在于，所述晶振的输出端包含LVPECL、LVDS、HCSL电平可供选择。
6.根据权利要求4所述的一种基于VPX的高精度时钟源系统，其特征在于，所述缓冲器配置为LVDS电平输出，其中一路回环时钟送入处理器，其他7路时钟直接连到VPX连接器。
7.根据权利要求4所述的一种基于VPX的高精度时钟源系统，其特征在于，所述处理器根据输入回环时钟信号，判断时钟状态，当时钟偏差在正常范围内，时钟状态为正常，若时钟偏差一直在允许的偏差范围外，则时钟状态为异常。
8.根据权利要求1所述的一种基于VPX的高精度时钟源系统的时钟纠偏方法，其特征在于，所述纠偏方法包括：
当处理器开始进行时钟偏差比对时，首先设置一个偏差阈值Δ以及纠偏间隔时间T，当时钟偏差绝对值≤Δ时，输出控制信号CTL不变；当时钟偏差绝对值＞Δ时，输出一个新的控制信号CTL′，经过时间T后，重新对时钟偏差进行比对。
9.根据权利要求8所述的时钟纠偏方法，其特征在于，当时钟偏差绝对值＞Δ时，输出一个新的控制信号CTL′的具体流程如下：
对以实时时钟的变化参考值CLK′进行采样计数，计数值M为不少于2个连续输入的时钟基准信号上升沿或下降沿之间的时间间隔内采样到计数值，采用如下公式计算输出偏差值：
M0＝N*f0/Rref；
Δ′＝N*Δ；
e＝M-M0
其中，M0为计数基准值、N为实时时钟放大倍数、f0为晶振目标输出频率、Rref为时钟基准信号频率、Δ′为计数值阈值、Δ为时钟输出频率偏差阈值；
当e＞Δ′，减小输出数字量，调低压控晶振的频率；
当e＜-Δ′，增大输出数字量调高压控晶振的频率；
当|e|≤Δ′，频率误差在允许范围内，输出数字量保持不变；
当处理器工作频率fs满足奈奎斯特采用定理，即
fs＞2N*CLK′。
允许晶振误差为±F，DAC位数为NDAC，
频率调节精度ΔF＝F/2^NDAC，假设F为1000Hz，NDAC为16，则ΔF＝0.015Hz＜1Hz。此时，若f0为20MHz，N为10，则处理器工作频率大于400MHz。
10.根据权利要求8或9所述的时钟纠偏方法，其特征在于，所述实时时钟的变化参考值CLK′为输入的实时时钟进行N倍频放大的值。
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