CN109614357A - 一种高带宽多总线的vpx时统模块 - Google Patents
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Abstract
本发明涉及一种高带宽多总线的VPX时统模块，涉及导航系统技术领域。本发明的VPX时统模块带有多条高速总线，通过以太网交换机、PCIE x1交换以及SRIO x4交换，系统总带宽可以达到100G以上。VPX时统模块依靠FPGA来实现B码解码，解出年月日时分秒信息，并恢复出秒脉冲信号。FPGA内的授时寄存器组接收高精度温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理，由此可以获得1微秒以上分辨率的时间信息，将系统对时精度降到最低1微秒。
Description
技术领域
本发明涉及VPX总线时统模块技术领域，具体涉及一种高带宽多总线的VPX时统模块。
背景技术
VPX架构作为VME架构的升级和替代，一经推出，就得到了军事、航空航天等高端应用领域的青睐。VPX架构，可以支持高速的互联及串行交换机结构，如SRIO、PCIe等，能够满足最苛刻的计算机模块和数字信号处理模块的要求。在对时序要求高的VPX架构中，需要实现多块主板的精确同步和微秒级对时。
为了满足高带宽、多冗余的数据交换需求，实现系统微秒级的B码定时，需要提出一种高带宽多总线的VPX时统模块。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何解决高带宽多总线的数据交换，以及系统微秒级B码对时的问题。
(二)技术方案
为了解决上述技术问题，本发明提供了一种高带宽多总线的VPX时统模块，其特征在于，包括CPU；其中，CPU板载FPGA、9路10/100/1000BASE-X以太网交换接口、10个PCIE x1交换接口、12个SRIO x4交换接口以及1路B码输入及B码环出接口；CPU与FPGA通过千兆以太网、PCIE和SRIO三条高速总线互联，并配置相应的千兆以太网交换机、PCIE交换机以及SRIO交换机；由CPU、FPGA以及PCIE交换机组成PCIE交换网络，由CPU、FPGA以及SRIO交换机组成SRIO交换网络，FPGA用于在主机板需要对时时，对经B码输入及环出接口输入的B码解出年月日时分秒信息，并恢复出秒脉冲信号，并由内部的授时寄存器组接收高精度温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理，通过PCIE交换网络的PCIE交换或SRIO交换网络的SRIO交换，实现系统对时，并将对时之后的时间通过主机板经B码输入及环出接口对外输出。
优选地，所述CPU选用Freescale公司的QorIQ系列处理器P2020。
优选地，FPGA选用Altera的EP4CGX30CF19I7，带有三个高速serdes接口可配置为PCIE或SRIO，内带PCIE硬核，以EP模式接入PCIE交换机，可实现一路x1SRIO接口，接入SRIO交换机。
优选地，还包括VPX连接器，所述以太网交换接口，交换芯片选用MARVELL公司的88E6185，支持二层以太网交换，支持10/100/1000BASE-T和1000BASE-X模式，模式选择软件或硬件可控，其中1个端口连接至CPU，其他9个端口连接至所述VPX连接器。
优选地，所述PCIE交换网路中，上行口Lane0与CPU的PCIE x1(Port0)相连接，其Lane1-LaneN+4共N+4个下行口支持NT模式进入VPX连接器，其中LaneN+1连接另一块VPX时统模块的PCIE交换机，Lane1-LaneN连接N块主机板，LaneN+4连接本板FPGA。
优选地，所述PCIE x1交换接口，符合PCI Express Gen2规范，支持至少12个x1端口，CPU作为RC连接到PCIE交换芯片的Upstream端口，PCIE交换芯片的10个Downstream端口配置为x1模式，连接至所述VPX连接器，其中8个端口配置为NT模式。
优选地，所述SRIO交换网络中，配置为12口x4模式，其中1个x4接口的Lane0与CPU的SRIO x1相连接，1个x4接口的Lane0与FPGA的SRIO x1相连接，其余10个x4接口进入VPX连接器。
优选地，所述SRIO x4交换接口，符合SRIO Gen2.1规范，SRIO交换芯片选用IDT公司的80HCPS1848，支持12个端口，x4模式。
优选地，所述B码输入及环出接口采用RS422协议，用于接收并解调B码信号，用于系统对时，对时精度分为1us、100us和1ms三个级别，并能够将接收的B码信号对外环出，用于校验。
本发明还提供了一种利用所述的VPX时统模块实现B码对时的方法，包括以下步骤：
步骤1.B码源将产生的B码信号通过B码输入及环出接口中的B码输入接口，以422电平的方式发送到FPGA，FPGA将输入进来的B码解出年月日时分秒信息，并恢复出秒脉冲信号，FPGA内部的授时寄存器组接收高精度温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理；
步骤2.在PCIE交换网络中，VPX时统模块的CPU为被设置为RC，主机板设置为NT模式，FPGA的PCIE端口设置为EP模式；
步骤3.VPX时统模块的CPU通过PCIE交换网络，将FPGA传输过来的时间信息，以拷贝的方式复制成N份，分别放入N个内存区域内；
步骤4.各主机板通过PCIE交换网络，到对应的内存区域中取出时间信息，并通过B码环出接口将时间信息发送给B码源。
优选地，在执行完步骤1之后，后续步骤替换为通过SRIO交换网络实现对时。
(三)有益效果
本发明的VPX时统模块带有多条高速总线，通过以太网交换机、PCIE x1交换以及SRIO x4交换，系统总带宽可以达到100G以上。VPX时统模块依靠FPGA来实现B码解码，解出年月日时分秒信息，并恢复出秒脉冲信号。FPGA内的授时寄存器组接收高精度温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理，由此可以获得1微秒以上分辨率的时间信息，将系统对时精度降到最低1微秒。
附图说明
图1为本发明实施例的方法所基于的VPX时统模块原理框图；
图2为本发明实施例的方法所基于的以太网交换网络原理框图；
图3为本发明实施例的方法所基于的PCIE交换网络原理框图；
图4为本发明实施例的方法所基于的SRIO交换网络原理框图；
图5为本发明实施例的方法所基于的B码对时方法原理框图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
如图1所示，本发明提供的一种VPX时统模块采用PowerPC+FPGA的架构，包括CPU；其中，CPU板载Altera的CycloneIV GX系列FPGA，板载9路10/100/1000BASE-X以太网交换接口，板载10个PCIE x1交换接口，板载12个SRIO x4交换接口，并板载1路B码输入及B码环出接口；CPU与FPGA通过千兆以太网、PCIE和SRIO三条高速总线互联，通过配置相应的千兆以太网交换机、PCIE交换机以及SRIO交换机，使得时统模块的总带宽可以达到100G以上；由CPU、FPGA以及PCIE交换机组成PCIE交换网络，由CPU、FPGA以及SRIO交换机组成SRIO交换网络，FPGA用于在主机板需要对时时，对输入的B码解出年月日时分秒信息，并恢复出秒脉冲信号，并由内部的授时寄存器组接收高精度温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理，通过PCIE交换网络的PCIE交换或SRIO交换网络的SRIO交换，实现系统对时，并将对时之后的时间通过主机板对外输出。
所述CPU选用Freescale公司的QorIQ系列处理器P2020，主频可达1.2GHz，板载64位DDR2SDRAM，支持ECC校验功能，容量为512Mbytes，板载16位NorFlash，容量64Mbytes。
FPGA选用Altera的EP4CGX30CF19I7，带有三个高速serdes接口可配置为PCIE或SRIO，内带PCIE硬核，以EP(End-Point，端点)模式接入PCIE交换机，可实现一路x1SRIO接口，接入SRIO交换机。
如图2所示，千兆以太网交换网路，其上行口Port9与CPU相连接，为1000BASE-X。其下行口Port0～Port8，配置成10/100/1000BASE-T，实现系统的板间互联。所述以太网交换接口，交换芯片选用MARVELL公司的88E6185，支持二层以太网交换，支持10/100/1000BASE-T和1000BASE-X模式，模式选择软件或硬件可控，其中1个端口连接至处理器，其他9个端口连接至时统模块的VPX连接器。
如图3所示，PCIE交换网路，其上行口Lane0与CPU的PCIE x1(Port0)相连接，其Lane1-LaneN+4共(N+4)个下行口支持NT(Non-Transparent，非透明)模式进入VPX连接器，其中LaneN+1连接另一块VPX时统模块的PCIE交换机，Lane1-LaneN连接N块主机板，LaneN+4连接本板FPGA。所述PCIE x1交换接口，符合PCIExpress Gen2规范，支持至少12个x1端口，处理器作为RC(RC，Root-Complex根结点)连接到PCIE交换芯片的Upstream端口(端口0)，PCIE交换芯片的10个Downstream端口(配置为x1模式)连接至时统模块的VPX连接器，其中8个端口配置为NT模式；
如图4所示，SRIO交换网络，可配置为12口x4模式，其中1个x4接口的Lane0与处理器的SRIO x1相连接，1个x4接口的Lane0与FPGA的SRIO x1相连接，其余10个x4接口进入VPX连接器。所述SRIO x4交换接口，符合SRIO Gen2.1规范，SRIO交换芯片选用IDT公司的80HCPS1848，支持12个端口，x4模式。
所述B码输入及环出接口，采用RS422协议，接收并解调时统中心站送来的B(DC)码信号，用于系统对时，对时精度分为1us、100us和1ms三个级别，并能够将接收的B(DC)码信号对外环出，用于校验。
如图5所示，整个B码对时系统，B码输入给时统模块，然后解码分发给主机板，主机板将接收的时间信息再通过时统模块对外输出。
具体的B码对时方法的步骤如下：
步骤1.B码源将产生的B码信息通过B码输入接口，以422电平的方式发送到FPGA，VPX时统模块的FPGA将输入进来的B码解出年月日时分秒信息，并恢复出秒脉冲信号。FPGA内部的授时寄存器组接收高精度温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理。
步骤2.在PCIE交换网络中，VPX时统模块的CPU为被设置为RC，主机板设置为NT模式，FPGA的PCIE端口设置为EP模式。
步骤3.VPX时统模块的CPU通过PCIE交换网络，将FPGA传输过来的时间信息，以拷贝的方式复制成N份，分别放入N个内存区域内。
步骤4.各主机板需要对时时，通过PCIE交换网络，到对应的内存区域中取出时间信息，并通过B码环出接口将时间信息发送给B码源。
步骤5.SRIO交换网络的对时方法与之相同。
本发明B码对时可以通过PCIE交换网络或者SRIO交换网络，两者互为冗余备份。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。
Claims (10)
1.一种高带宽多总线的VPX时统模块，其特征在于，包括CPU；其中，CPU板载FPGA、9路10/100/1000BASE-X以太网交换接口、10个PCIE x1交换接口、12个SRIO x4交换接口以及1路B码输入及B码环出接口；CPU与FPGA通过千兆以太网、PCIE和SRIO三条高速总线互联，并配置相应的千兆以太网交换机、PCIE交换机以及SRIO交换机；由CPU、FPGA以及PCIE交换机组成PCIE交换网络，由CPU、FPGA以及SRIO交换机组成SRIO交换网络，FPGA用于在主机板需要对时时，对经B码输入及环出接口输入的B码解出年月日时分秒信息，并恢复出秒脉冲信号，并由内部的授时寄存器组接收高精度温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理，通过PCIE交换网络的PCIE交换或SRIO交换网络的SRIO交换，实现系统对时，并将对时之后的时间通过主机板经B码输入及环出接口对外输出。
2.如权利要求1所述的高带宽多总线的VPX时统模块，其特征在于，所述CPU选用Freescale公司的QorIQ系列处理器P2020。
3.如权利要求1所述的高带宽多总线的VPX时统模块，其特征在于，FPGA选用Altera的EP4CGX30CF19I7，带有三个高速serdes接口可配置为PCIE或SRIO，内带PCIE硬核，以EP模式接入PCIE交换机，可实现一路x1SRIO接口，接入SRIO交换机。
4.如权利要求1所述的高带宽多总线的VPX时统模块，其特征在于，还包括VPX连接器，所述以太网交换接口，交换芯片选用MARVELL公司的88E6185，支持二层以太网交换，支持10/100/1000BASE-T和1000BASE-X模式，模式选择软件或硬件可控，其中1个端口连接至CPU，其他9个端口连接至所述VPX连接器。
5.如权利要求1所述的高带宽多总线的VPX时统模块，其特征在于，所述PCIE交换网路中，上行口Lane0与CPU的PCIE x1(Port0)相连接，其Lane1-LaneN+4共N+4个下行口支持NT模式进入VPX连接器，其中LaneN+1连接另一块VPX时统模块的PCIE交换机，Lane1-LaneN连接N块主机板，LaneN+4连接本板FPGA。
6.如权利要求1所述的高带宽多总线的VPX时统模块，其特征在于，所述PCIE x1交换接口，符合PCI Express Gen2规范，支持至少12个x1端口，CPU作为RC连接到PCIE交换芯片的Upstream端口，PCIE交换芯片的10个Downstream端口配置为x1模式，连接至所述VPX连接器，其中8个端口配置为NT模式。
7.如权利要求1所述的高带宽多总线的VPX时统模块，其特征在于，所述SRIO交换网络中，配置为12口x4模式，其中1个x4接口的Lane0与CPU的SRIO x1相连接，1个x4接口的Lane0与FPGA的SRIO x1相连接，其余10个x4接口进入VPX连接器。
8.如权利要求1所述的高带宽多总线的VPX时统模块，其特征在于，所述SRIO x4交换接口，符合SRIO Gen2.1规范，SRIO交换芯片选用IDT公司的80HCPS1848，支持12个端口，x4模式。
9.如权利要求1所述的高带宽多总线的VPX时统模块，其特征在于，所述B码输入及环出接口采用RS422协议，用于接收并解调B码信号，用于系统对时，对时精度分为1us、100us和1ms三个级别，并能够将接收的B码信号对外环出，用于校验。
10.一种利用权利要求1至9中任一项所述的VPX时统模块实现B码对时的方法，其特征在于，包括以下步骤：
步骤1.B码源将产生的B码信号通过B码输入及环出接口中的B码输入接口，以422电平的方式发送到FPGA，FPGA将输入进来的B码解出年月日时分秒信息，并恢复出秒脉冲信号，FPGA内部的授时寄存器组接收高精度温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理；
步骤2.在PCIE交换网络中，VPX时统模块的CPU为被设置为RC，主机板设置为NT模式，FPGA的PCIE端口设置为EP模式；
步骤3.VPX时统模块的CPU通过PCIE交换网络，将FPGA传输过来的时间信息，以拷贝的方式复制成N份，分别放入N个内存区域内；
步骤4.各主机板通过PCIE交换网络，到对应的内存区域中取出时间信息，并通过B码环出接口将时间信息发送给B码源。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20190412 |