CN108306722A - 一种基于vpx架构的改进型b码对时方法 - Google Patents

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Abstract

本发明公开一种基于VPX架构的改进型B码对时方法，交换板的FPGA作为PCIE交换网络的EP端口，将输入的B码进行解析。交换板的CPU作为PCIE交换网络的RC端口，划分出N个内存区域用于接收缓存FPGA传输过来的B码时间信息。N块刀片主板都被设置为NT模式，每当需要对时时，就通过PCIE交换网络从对应的内存区域中取走时间信息，取到的时间即为经过对时的系统时间。此外，交换板的FPGA会实时刷新并保存收到的时间信息，一旦B码源断开，交换板会以此时的时间信息为基准，通过自身RTC计时进行自守时。该方法解决了现有方法存在的较大延时与冲突，提供了一种B码源中断的风险控制策略，有很好的应用前景。

Description

一种基于VPX架构的改进型B码对时方法
技术领域
本发明涉及信息处理技术领域，具体是一种基于VPX架构的改进型B码对时方法，涉及一种在VPX架构中，解决了现有方法存在的较大延时与冲突，提供了B码源中断的风险控制策略，并且能够实现N块刀片主板对时精度达到微秒级的对时方法。
背景技术
VPX架构作为VME架构的升级和替代，一经推出，就得到了军事、航空航天等高端应用领域的青睐。VPX架构，可以支持高速的互联及串行交换机结构，如RapidIO、PCIExpress等，能够满足最苛刻的计算机模块和数字信号处理模块的要求。在对时序要求高的VPX架构中，需要实现多块主板的精确同步和对时。现有的对时方法，要么采用精度较低的网络对时，要么无法解决多块主板同时对时时的延时与冲突，而且对B码源中断的事件，缺乏一种风险控制策略。
为了解决多块主板同时对时时的延时与冲突，并对B码源中断进行很好的控制，本文提出了一种基于VPX架构的改进型B码对时方法。
发明内容
为解决现有技术在VPX架构下存在的问题，本发明提供一种基于VPX架构的改进型B码对时方法，该方法能解决多块主板同时对时时的延时与冲突，以及处理B码源中断的对时问题。
本发明解决所述技术问题的技术方案是，设计一种基于VPX架构的改进型B码对时方法，该VPX架构由N个刀片主板、2个交换模块、切换模块以及电源模块组成；其中，刀片主板为系统提高计算资源，并基于虚拟化实现负载均衡；交换模块可以实现以太网、PCIE以及SRIO等交换功能；切换模块可以实现KVM切换；电源模块为各模配置不同的电源，同时电源管理芯片对电源进行智能管理，其特征在于，改进型B码对时方法的具体步骤如下：
步骤1：B码源将产生的B码信息以422电平的方式发送到交换板上，交换板的FPGA将输入进来的B码解出年月日时分秒信息，并恢复出秒脉冲信号；授时寄存器组接收高精度温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理；
步骤2：在PCIE网络中，交换板的CPU为被设置为RC(RC，Root-Complex根结点)，刀片设置为NT(Non-Transparent，非透明)模式，FPGA的PCIE端口设置为EP(End-Point，端点)模式；
步骤3：交换板的CPU通过PCIE交换网络，将FPGA传输过来的时间信息，以拷贝的方式复制成N份，分别放入N个内存区域内，每个内存区域与一个刀片主板对应；
步骤4：各刀片主板需要对时时，通过PCIE交换网络，到对应的内存区域中取出时间信息；
步骤5：当B码源中断时，交换板会以此时寄存器中保存的时间信息为基准，通过自身RTC时钟进行秒级计时，并通过FPGA的定时器进行微秒级计时，将两部分时间综合以后，通过PCIE交换网络，放到N个内存区域中供各刀片主板对时；
步骤6：一旦B码源恢复，交换板会立即摒弃自守时的时间信息，采用B码源的时间信息，进行正常的对时。
与现有技术相比，本发明的有益效果在于，本发明基于VPX架构的改进型B码对时方法解决了多块主板同时对时时的延时与冲突，能够处理B码源中断时的对时问题，同时对时精度达到微秒，是一种高效、可靠、精准的对时方法，在VPX体系中有很好的应用前景。
附图说明
图1为本发明一种实施例的VPX架构框图。
图2为本发明一种实施例的PCIE交换网络原理框图。
图3为本发明一种实施例的改进型B码对时方法原理框图。
具体实施方式
以下将结合附图对本发明做进一步的说明，但不应以此来限制本发明的保护范围。
本发明提供结合图1所示的VPX架构框图、图2所示的PCIE交换网络原理框图以及图3所示的改进型B码对时方法原理框图，下面对本发明方法作进一步描述。
本发明提供的一种基于VPX架构的改进型B码对时方法，该VPX架构由N个刀片主板、2个交换模块、切换模块以及电源模块组成；其中，刀片主板为系统提高计算资源，并基于虚拟化实现负载均衡；交换模块可以实现以太网、PCIE以及SRIO等交换功能；切换模块可以实现KVM切换；电源模块为各模配置不同的电源，同时电源管理芯片对电源进行智能管理，其特征在于，改进型B码对时方法的具体步骤如下：
步骤1：B码源将产生的B码信息以422电平的方式发送到交换板上，交换板的FPGA将输入进来的B码解出年月日时分秒信息，并恢复出秒脉冲信号；授时寄存器组接收高精度温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理；
步骤2：在PCIE网络中，交换板的CPU为被设置为RC(RC，Root-Complex根结点)，刀片设置为NT(Non-Transparent，非透明)模式，FPGA的PCIE端口设置为EP(End-Point，端点)模式；
步骤3：交换板的CPU通过PCIE交换网络，将FPGA传输过来的时间信息，以拷贝的方式复制成N份，分别放入N个内存区域内，每个内存区域与一个刀片主板对应；
步骤4：各刀片主板需要对时时，通过PCIE交换网络，到对应的内存区域中取出时间信息；
步骤5：当B码源中断时，交换板会以此时寄存器中保存的时间信息为基准，通过自身RTC时钟进行秒级计时，并通过FPGA的定时器进行微秒级计时，将两部分时间综合以后，通过PCIE交换网络，放到N个内存区域中供各刀片主板对时；
步骤6：一旦B码源恢复，交换板会立即摒弃自守时的时间信息，采用B码源的时间信息，进行正常的对时。
所述刀片主板个数N为1个或多个。
所述PCIE交换网路，采用IDT公司一款高性能PCIE交换机芯片来实现；其上行口Lane0与CPU的PCIEx1(Port0)相连接，其Lane1-LaneN+4共(N+4)个下行口支持NT模式进入VPX连接器，其中LaneN+1连接另一块交换板的PCIE交换机，Lane1-LaneN连接N块主机板，LaneN+2-LaneN+3连接其他EP设备，LaneN+4连接本板FPGA。
本发明改进型B码对时方法依靠交换板的FPGA来实现B码解码，该解码器将输入进来的B码解出年月日时分秒信息，并恢复出秒脉冲信号。授时寄存器组接收高精度温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理，由此可以获得1微秒以上分辨率的时间信息，并可以实现微秒级分辨率的时间信息。
FPGA带有三个高速serdes接口可配置为PCIE，内带PCIE硬核，以EP模式接入PCIE交换网络，各刀片主机和交换板的CPU均为PCIEhost模式(其中CPU为RC，刀片为NT模式)。交换板的CPU通过PCIE交换网络从FPGA取到解析完的时间信息，在内存中划分出N个内存区域，分别对应N块刀片主板。各刀片主板需要对时时，只需通过PCIE交换网络从对应的内存区域中取走时间信息即可。
对于B码源输入的时间信息，交换板的FPGA指定一个寄存器，来实时刷新和保存时间信息。一旦B码源中断，交换板会以该寄存器中的时间信息为基准，通过交换板自身的RTC时钟进行自守时。鉴于自身RTC时钟的精度问题，只采用RTC时钟的秒级信息，至于微秒级信息，由FPGA指定的一个定时器来完成。系统通过一个标志位来判定有无B码源输入，一旦B码源输入恢复，系统立即采用B码源的时间信息。
本发明涉及的个数N，其数值均为1个或多个。
本发明未述及之处适用于现有技术。

Claims (3)

1.一种基于VPX架构的改进型B码对时方法，该VPX架构由N个刀片主板、2个交换模块、切换模块以及电源模块组成；其中，刀片主板为系统提高计算资源，并基于虚拟化实现负载均衡；交换模块可以实现以太网、PCIE以及SRIO等交换功能；切换模块可以实现KVM切换；电源模块为各模配置不同的电源，同时电源管理芯片对电源进行智能管理，其特征在于，改进型B码对时方法的具体步骤如下：
步骤1：B码源将产生的B码信息以422电平的方式发送到交换板上，交换板的FPGA将输入进来的B码解出年月日时分秒信息，并恢复出秒脉冲信号；授时寄存器组接收高精度温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理；
步骤2：在PCIE网络中，交换板的CPU为被设置为RC，刀片设置为NT模式，FPGA的PCIE端口设置为EP模式；
步骤3：交换板的CPU通过PCIE交换网络，将FPGA传输过来的时间信息，以拷贝的方式复制成N份，分别放入N个内存区域内，每个内存区域与一个刀片主板对应；
步骤4：各刀片主板需要对时时，通过PCIE交换网络，到对应的内存区域中取出时间信息；
步骤5：当B码源中断时，交换板会以此时寄存器中保存的时间信息为基准，通过自身RTC时钟进行秒级计时，并通过FPGA的定时器进行微秒级计时，将两部分时间综合以后，通过PCIE交换网络，放到N个内存区域中供各刀片主板对时；
步骤6：一旦B码源恢复，交换板会立即摒弃自守时的时间信息，采用B码源的时间信息，进行正常的对时。
2.根据权利要求1所述的一种基于VPX架构的改进型B码对时方法，其特征在于，所述刀片主板个数N为1个或多个。
3.根据权利要求1所述的一种基于VPX架构的改进型B码对时方法，其特征在于，所述PCIE交换网路，采用IDT公司一款高性能PCIE交换机芯片来实现；其上行口Lane0与CPU的PCIE x1相连接，其Lane1-LaneN+4共(N+4)个下行口支持NT模式进入VPX连接器，其中LaneN+1连接另一块交换板的PCIE交换机，Lane1-LaneN连接N块主机板，LaneN+2-LaneN+3连接其他EP设备，LaneN+4连接本板FPGA。
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