CN103885421B - 一种标准总线控制器 - Google Patents

Abstract

一种标准总线控制器，其包括指令接口、总线输出接口、总线输入接口、数据接口、接点配置和使能接口、配置寄存器接口、时钟输入接口，与所述指令接口、总线输出接口、总线输入接口、数据接口、节点配置和使能接口、配置寄存器接口、时钟输入接口对应连接的IFU模块、TXU模块、RXU模块、LSU模块、CTU模块、REG模块、CKU模块；通过使用本发明提供的总线控制器，可设计具备基于ARINC 659容错总线架构的计算机，或其他电子系统；本发明可移植到不同的平台，特别是各种可满足空间抗辐特性的平台，如高可靠性等级的反熔丝FPGA、SOC芯片等，满足星载计算机或其他星载电子系统的设计和使用要求。

Description

一种标准总线控制器

技术领域

本发明涉及星载系统总线架构，特别是一种符合《ARINC Backplane Data Bus,ARINC Specification 659[S].1993.》标准的总线控制器。

背景技术

传统的星载系统一般采用“多模冗余+结果仲裁”的架构来提高可靠性，这种架构虽然简单易行，但各个功能的分布高度集中，由此带来了以下问题：布线管理复杂，且对于不同的功能模块必须采用不同的布线，设计难度增大；由于功能分布集中且共用时钟、外围电路等，导致故障检测、故障隔离和重构的难度极大；功能模块之间的控制相互关联，任意局部的修改都会影响很大范围的其他功能模块，不利于后续产品的软硬件升级。

在这种背景下，星载系统架构需要采用新的“分布式”的容错架构，来有效解决上述问题。

ARINC 659是一种应用于航空电子模块化设计的串行总线标准，具有分布式处理能力和高处理速率的特点。霍尼韦尔（Honeywell）公司根据ARINC 659标准设计的产品成为SAFEbus，最初用于波音777的航空电子系统中，经过多年的应用，已成为成熟的航空电子系统的标准背板总线，其安全性和实时性被业界高度认可。

目前国内ARINC 659总线控制的实现方法有：

中航工业第六三一研究所，HK659型ARINC 659总线协议处理芯片。

缺点：虽然可较完整地实现ARINC 659通信协议的功能，但其芯片产品没有抗辐加固指标，因此无法应用在航天电子设备中应用；又因为HK659为硬核产品，不具有可移植性，因此不能通过移植到高等级器件上的方式来满足航天的应用需求。

综上所述，需要一款可移植到航天级的器件中的ARINC 659总线控制器，应用于航天产品的可靠性架构设计中。

发明内容

本发明提供了一种标准总线控制器，其包括指令接口、总线输出接口、总线输入接口、数据接口、接点配置和使能接口、配置寄存器接口、时钟输入接口，与所述指令接口、总线输出接口、总线输入接口、数据接口、节点配置和使能接口、配置寄存器接口、时钟输入接口对应连接的IFU模块、TXU模块、RXU模块、LSU模块、CTU模块、REG模块、CKU模块；

所述指令接口控制所述IFU模块读取指令，所述LSU模块通过所述数据接口接收数据，所述TXU模块按IFU传递来的所述指令将所述LSU模块传递来的数据组成帧并通过所述总线输出接口发送到总线上；

所述TXU用于通过所述总线输入接口接收所述总线上的数据，所述CTU模块通过所述节点配置和使能接口获取配置信息和使能信号并监控节点的当前工作状态，所述配置寄存器接口通过读写所述REG模块中的寄存器的方式，对当前节点的总线控制器进行操作并可对节点的当前状态进行查询，所述CKU模块通过所述时钟输入接口接收已基准时钟信号经过分频处理，产生一个总线时钟。

较佳地，所述的RXU模块，接收总线上发来的数据，解码后比对数据的有效性，若满足协议规定的有效性，则将数据传给LSU模块；当节点发送数据时，RXU模块同时监视TXU模块发出的数据，出现发送错误，RXU模块将禁止TXU模块继续发送；当总线运行到同步窗口时，RXU模块会根据收到的同步信息通知TXU模块调整时钟，以达到与总线上其他节点的同步。

较佳地，所述总线输入接口具有16个输入信号，所述总线输出接口具有6个输出接口；

当前总线控制器为接收节点时，内部的RXU模块通过这12个输入信号接收总线数据；

当前总线控制器为发送节点时，内部的TXU模块通过这6个输出信号向总线上发送数据。

较佳地，所述节点的态包括同步状态、失同步状态、进入同步状态、调试状态。

较佳地，所述的LSU模块，在数据窗口中：当前节点为发送节点时，LSU模块将按IFU发来的指令从数据接口读取数据并传递给TXU，此时LSU还会判断当前的数据是否已更新，并据此决定是否将数据传递给TXU发送；当前节点为接收节点时，将RXU传递来的接收数据按IFU发来的指令通过数据接口存入相应地址中。

较佳地，外部输入的120MHz基准时钟信号经过分频处理，产生一个30MHz的时钟作为总线时钟。CKU模块会将总线时钟和基准时钟一起输出给其他工作模块，CKU模块会根据当前节点的工作状态调整时钟的输出：在进入同步状态时，通过向30MHz的总线时钟内插入120MHz基准时钟周期长度的低电平来调整当前节点时间，使当前节点的时钟上升沿与总线上的时钟上升沿对齐，以达到节点时间与总线时间的同步。

较佳地，在所述的REG模块中，主机可操作、查询的寄存器包括：发送数据状态寄存器、指令表常量寄存器、总线时间因子寄存器、调试寄存器、节点状态与控制寄存器、中断地址寄存器、中断时间寄存器、长同步使能寄存器。

本发明具有以下有益效果：

1. 通过使用本总线控制器，可设计具备基于ARINC 659容错总线架构的计算机，或其他电子系统；

2. 可移植到不同的平台，特别是各种可满足空间抗辐特性的平台，如高可靠性等级的反熔丝FPGA、SOC芯片等，满足星载计算机或其他星载电子系统的设计和使用要求。

当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

图1为本发明实施例提供的标准总线控制器结构示意图；

图2为本发明提供的标准总线控制器的SoC应用实例。

具体实施例

如图1所示，本发明包括一种标准总线控制器，其包括指令接口107、总线输出接口102、总线输入接口101、数据接口109、接点配置和使能接口105、配置寄存器接口111、时钟输入接口113，与指令接口107、总线输出接口102、总线输入接口101、数据接口109、节点配置和使能接口105、配置寄存器接口111、时钟输入接口113对应连接的IFU模块108、TXU模块104、RXU模块103、LSU模块110、CTU模块106、REG模块112、CKU模块114；

指令接口107控制所述IFU模块108读取指令，LSU模块110通过数据接口109接收数据，TXU模块104按IFU108传递来的所述指令将LSU模块110传递来的数据组成帧并通过总线输出接口659发送到总线上；

RXU103用于通过所述总线输入接口接收所述总线上的数据，CTU模块106通过节点配置和使能接口105获取配置信息和使能信号并监控节点的当前工作状态，配置寄存器接口111通过读写REG模块112中的寄存器的方式，对当前节点的总线控制器进行操作并可对节点的当前状态进行查询，CKU模块114通过时钟输入接口113接收已基准时钟信号经过分频处理，产生一个总线时钟。

本实施例提供的总线输入接口符合《ARINC Backplane Data Bus, ARINCSpecification 659[S].1993.》标准的ARINC 659总线接口，信号组成包括：12个输入信号：axck、axd0、axd1、ayck、ayd0、ayd1、bxck、bxd0、bxd1、byck、byd0、byd1；6个输出信号[102]：oack、oad0、oad1、obck、obd0、obd1。

当前总线控制器为接收节点时，内部的RXU模块103通过这12个输入信号接收总线数据；

所述的RXU模块103，接收总线上发来的数据，解码后比对数据的有效性，若满足协议规定的有效性，则将数据传给LSU模块；当节点发送数据时，RXU模块同时监视TXU模块发出的数据，出现发送错误，RXU模块将禁止TXU模块继续发送；当总线运行到同步窗口时，RXU模块会根据收到的同步信息通知TXU模块调整时钟，以达到与总线上其他节点的同步。

当前总线控制器为发送节点时，内部的TXU模块104通过这6个输出信号向总线上发送数据；

TXU模块104，将按IFU传递来的当前指令将LSU传递来的数据组成帧发送到总线上；若当前指令为长同步或短同步，TXU模块还负责发送同步脉冲。

总线节点配置和使能接口105符合《ARINC Backplane Data Bus, ARINCSpecification 659[S].1993.》标准协议的配置信息接口和使能信号接口，信号组成如下：

配置信息：xysel、lrm_id、lrm_id_odd、cabpos_pin、cabpos_pin_odd；

使能信号：cross_stb、cross_stb_p。

CTU模块106负责根据配置信息和使能信号监控节点的当前工作状态。

本发明实施例提供的节点状态包括同步状态、失同步状态、进入同步状态、调试状态。

指令接口107按AMBA 2.0标准片上总线主机设计，用于总线控制器内部的IFU模块108读取指令；

IFU模块108在当前节点处于同步状态下，通过指令接口将指令取出并转发给总线控制器内部的相应的其他模块；

数据接口109按AMBA 2.0标准片上总线主机设计，用于总线控制器内部的LSU模块110通过存取数据和总线状态；

LSU模块110在数据窗口中，当前节点为发送节点时，LSU模块110将按IFU发来的指令从数据接口读取数据并传递给TXU，此时LSU还会判断当前的数据是否已更新，并据此决定是否将数据传递给TXU发送；当前节点为接收节点时，将RXU传递来的接收数据按IFU发来的指令通过数据接口存入相应地址中。

配置寄存器接口111按AMBA 2.0（APB）设计，可由主机在总线运行中通过读写REG模块112中的寄存器的方式，对当前节点的总线控制器进行操作，并可对节点的当前状态进行查询。

所述的REG模块中，主机可操作、查询的寄存器包括：发送数据状态寄存器、指令表常量寄存器、总线时间因子寄存器、调试寄存器、节点状态与控制寄存器、中断地址寄存器、中断时间寄存器、长同步使能寄存器。

本发明实施例包括：

用于保存节点即将发送的数据的状态信息和节点已接收的数据的状态信息的寄存器：数据新鲜性寄存器、数据正确性寄存器、发送节点主从状态寄存器、发送时间寄存器。

其中本实施例提供的指令表常量寄存器包括：

保存指令表中规定的常量，用于总线数据组帧和数据正确性比对：主版本号寄存器、次版本号寄存器、DELTA值寄存器、GAP值寄存器、LRM号寄存器。

本实施例提供的总线时间因子寄存器，包括：

用于保存与总线时间相关的参数的寄存器：总线时间寄存器、时间速率计数器、比特计数器、中断中使用的时间速率计数器、中断中使用的比特计数器。

调试寄存器包括：

主机通过操作以下寄存器完成节点的调试功能：调试状态使能寄存器、主机继续指令寄存器、主机中断指令寄存器、时间中断寄存器、单步中断寄存器。

节点状态与控制寄存器包括：

中断使能寄存器、同步中断发生时的同步码寄存器、中断类型寄存器、总线数据有效性寄存器、节点当前状态寄存器、进入当前状态的原因寄存器、初始化命令寄存器、兼容模式选择寄存器、数据完整性与可用性选择寄存器、激活命令寄存器、关闭命令寄存器。

120MHz的基准时钟通过时钟输入接口113输入总线控制器内部的CKU模块114中，通过CKU模块处理成30MHz的总线时钟。

外部输入的120MHz基准时钟信号经过分频处理，产生一个30MHz的时钟作为总线时钟；CKU模块114会将总线时钟和基准时钟一起输出给其他工作模块。CKU模块会根据当前节点的工作状态调整时钟的输出：在进入同步状态时，通过向30MHz的总线时钟内插入120MHz基准时钟周期长度的低电平来调整当前节点时间，使当前节点的时钟上升沿与总线上的时钟上升沿对齐，以达到节点时间与总线时间的同步。

如图2所示，电子设备为基于ARINC 659总线容错架构设计，该SoC芯片可应用于除处理器之外的各个功能板，对功能板之间外总线多冗余的数据通信进行监控，并可提供具体的功能接口到计算机内总线的数据桥接。片上集成可编程的处理器和DMA，适应多种应用环境。从可靠性需求出发，整个SoC使用“指令—数据”双总线结构，从而避免了各个可编程模块指令地址寄存器故障引起的功能异常。

ARINC 659总线控制器集成在该SoC芯片中，作为电子设备多冗余架构的外总线控制器。总线控制器通过指令AHB总线读取保存在PROM中的指令表，并根据指令表通过数据AHB总线从SRAM中存取数据；SoC内集成的可编程处理器和DMA通过APB总线对ARINC 659总线控制器进行配置和控制，完成外总线上的数据通信功能。

本发明具有以下有益效果：

1. 通过使用本总线控制器，可设计具备基于ARINC 659容错总线架构的计算机，或其他电子系统；

2. 可移植到不同的平台，特别是各种可满足空间抗辐特性的平台，如高可靠性等级的反熔丝FPGA、SOC芯片等，满足星载计算机或其他星载电子系统的设计和使用要求。

以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (7)

1.一种标准总线控制器，其特征在于，包括指令接口、总线输出接口、总线输入接口、数据接口、接点配置和使能接口、配置寄存器接口、时钟输入接口，与所述指令接口、总线输出接口、总线输入接口、数据接口、节点配置和使能接口、配置寄存器接口、时钟输入接口对应连接的IFU模块、TXU模块、RXU模块、LSU模块、CTU模块、REG模块、CKU模块；

所述指令接口控制所述IFU模块读取指令，所述LSU模块通过所述数据接口接收数据，所述TXU模块按所述IFU模块读取的指令将所述LSU模块接收的数据组成帧并通过所述总线输出接口发送到总线上；

所述RXU模块用于通过所述总线输入接口接收所述总线上的数据，所述CTU模块通过所述节点配置和使能接口获取配置信息和使能信号并监控节点的当前工作状态，所述配置寄存器接口通过读写所述REG模块中的寄存器的方式，对当前节点的总线控制器进行操作并可对节点的当前状态进行查询，所述CKU模块通过所述时钟输入接口接收基准时钟信号，并经分频处理，产生一个总线时钟。

2.如权利要求1所述的标准总线控制器，其特征在于，所述的RXU模块，接收总线上发来的数据，解码后比对数据的有效性，若满足协议规定的有效性，则将数据传给LSU模块；当节点发送数据时，RXU模块同时监视TXU模块发出的数据，出现发送错误，RXU模块将禁止TXU模块继续发送；当总线运行到同步窗口时，RXU模块会根据收到的同步信息通知TXU模块调整时钟，以达到与总线上其他节点的同步。

3.如权利要求1所述的标准总线控制器，其特征在于，所述总线输入接口具有12个输入信号，所述总线输出接口具有6个输出信号；

当前总线控制器为接收节点时，内部的RXU模块通过这12个输入信号接收总线数据；

当前总线控制器为发送节点时，内部的TXU模块通过6个输出信号向总线上发送数据。

4.如权利要求1所述的标准总线控制器，其特征在于，所述节点的状态包括同步状态、失同步状态、进入同步状态、调试状态。

5.如权利要求1所述的标准总线控制器，其特征在于，所述的LSU模块，在数据窗口中：当前节点为发送节点时，所述LSU模块将按所述IFU模块读取的指令从数据接口读取数据并传递给所述TXU模块，此时所述LSU模块还会判断当前的数据是否已更新，并据此决定是否将数据传递给所述TXU模块；当前节点为接收节点时，将所述RXU模块接收的数据按所述IFU模块读取的指令通过数据接口存入相应地址中。

6.如权利要求1所述的标准总线控制器，其特征在于，外部输入的120MHz基准时钟信号经过分频处理，产生一个30MHz的时钟作为总线时钟；CKU模块会将总线时钟和基准时钟一起输出给其他工作模块，CKU模块会根据当前节点的工作状态调整时钟的输出：在进入同步状态时，通过向30MHz的总线时钟内插入120MHz基准时钟周期长度的低电平来调整当前节点时间，使当前节点的时钟上升沿与总线上的时钟上升沿对齐，以达到节点时间与总线时间的同步。

7.如权利要求1所述的标准总线控制器，其特征在于，在所述的REG模块中，主机可操作、查询的寄存器包括：发送数据状态寄存器、指令表常量寄存器、总线时间因子寄存器、调试寄存器、节点状态与控制寄存器、中断地址寄存器、中断时间寄存器、长同步使能寄存器。