WO2017080274A1 - 多处理器系统及时钟同步方法 - Google Patents

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WO2017080274A1
WO2017080274A1 PCT/CN2016/095697 CN2016095697W WO2017080274A1 WO 2017080274 A1 WO2017080274 A1 WO 2017080274A1 CN 2016095697 W CN2016095697 W CN 2016095697W WO 2017080274 A1 WO2017080274 A1 WO 2017080274A1
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tsc
processor
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logic device
slave
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吴君和
薛荀
王彬彬
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华为技术有限公司
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators

Definitions

  • the present invention relates to the field of computers, and more particularly to a multiprocessor system and a clock synchronization method.
  • TSC clock synchronization can occur in two states: 1) Power-on process; (2) CPU hot plug process.
  • PROCESS_PG power-on power-on completion indication signal
  • TSC synchronization conditions There are three TSC synchronization conditions that occur during CPU hot swap: (1) the working system uses the TSC clock; (2) the hot-plug CPU PROCESS_PG requires the 864BCLKs of the PROCESS_PG signal of the original system (corresponding to the CPU model IVB- EX) or 384BCLKs (corresponding to CPU model HSW-EX) is valid after integer delay, the error can not exceed one BCLK, where BCLK is the input reference clock of the CPU, also known as bus clock, a BCLK is usually 10ns; (3) The system's BIOS needs to initiate a TSC synchronization request.
  • the current system is based on 1P, and the QPI of 8 CPU boards (a high-speed link interconnected between CPUs) forms an 8P system through passive signal backplanes, and 4 8P frames pass through the NI link. (A high-speed link on the NC chip) constitutes a 32P system.
  • the existing solution is to directly connect a system's 32 CPU TSC sync pins (TSC_SYNC pin) through a 3m long cable to an external stray board. Interconnected to implement the TSC synchronization process.
  • the prior art clock synchronization method is based on the current multi-processor system configuration.
  • the basic input output system BIOS
  • the TSC sync pin of each CPU is high.
  • the result of the line and the whole TSC bus becomes high.
  • the system uses internal synchronization in the high-level window of TSC. The rising edge of the internal sync clock samples the current TSC counter value for synchronization;
  • the time difference between the rising edge of the TSC waveform and each CPU will exceed that given by Intel.
  • the embodiment of the invention provides a multi-processor system and a clock synchronization method, which can improve the success rate and stability of clock synchronization.
  • a clock synchronization method for a multiprocessor system including a main processor and at least one slave processor, the main processor and the slave processor being connected through a TSC bus a TSC synchronization pin, the first programmable logic device is connected to the TSC bus, and the method includes:
  • the main processor detects that there is a slave that has a hot plug, if the TSC sync pin is active high, the TSC sync pins of all processors are enabled, and the first programmable logic device is Sending an indication signal, the indication signal is used to instruct the first programmable logic device to generate a high pulse longer than a preset time length starting from a low level on a falling edge of the first number of bus clocks;
  • the counter value of the TSC counter is sampled by the rising edge of the internal synchronous clock
  • the TSC counters have the same count value and are synchronized with the TSC clock.
  • the method further includes:
  • the method further includes:
  • the main processor detects that there is a slave processor that has hot plugged, if the TSC sync pin is active low, sending an indication signal to the first programmable logic device, the indication signal is used to indicate The first programmable logic device generates a low pulse starting from a high level and greater than a preset time length on a falling edge of the second number of bus clocks;
  • the counter value of the TSC counter is sampled by the rising edge of the internal synchronous clock
  • the TSC counters have the same count value and are synchronized with the TSC clock.
  • the sending the indication signal to the first programmable logic device includes:
  • the General Purpose Input/Output (GPIO) pin of the Platform Controller Hub (PCH) is low, and the first programmable logic is outputted through the low level of the GPIO pin output.
  • the device sends an indication signal.
  • the second programmable logic device is coupled to the TSC bus; the first programmable The logic device sends an indication signal, including:
  • the GPIO pin of the PCH is operated to be a low level, and the low level of the output of the GPIO pin controls the second programmable logic device to output a low level, and the low level of the second programmable logic device outputs An indication signal is sent to the first programmable logic device.
  • a multiprocessor system including a main processor and at least one slave processor, the TSC synchronization tube connecting the main processor and the slave processor through a TSC bus a first programmable logic device is connected to the TSC bus;
  • the main processor is configured to enable, when the main processor detects that there is a slave that is hot-inserted, if the TSC sync pin is active high, enable the TSC sync pins of all the processors, and
  • the first programmable logic device sends an indication signal, the indication signal is used to instruct the first programmable logic device to generate a lower limit of a preset time length starting from a low level on a falling edge of the first number of bus clocks High pulse
  • the slave processor and each of the at least one slave processors are configured to detect the count of the TSC counter by the rising edge of the internal synchronous clock after detecting that the high pulse reaches its own TSC sync pin value;
  • Each slave processor of the at least one slave processor is configured to make itself and the TSC of the master processor according to a count value of a TSC counter sampled by itself and a count value of a TSC counter sampled by the host processor The count value of the counter is equal, and the TSC clock is synchronized.
  • the main processor the TSC synchronization pin of all processors is also pulled down after all the TSC synchronization pins of all processors are enabled for a certain period of time after the TSC synchronization pins of all processors are enabled, so that all processors are enabled.
  • the TSC sync pin is restored to the initial state.
  • the main processor is further configured to: when the main processor detects that there is a slave processor in which hot insertion occurs, if the TSC synchronization tube When the pin is active low, sending an indication signal to the first programmable logic device, the indication signal is used to indicate that the first programmable logic device generates a high voltage on a falling edge of the second number of bus clocks a low pulse that is greater than a preset length of time;
  • the slave processor and each of the at least one slave processors are further configured to: after detecting that the low pulse reaches its own TSC sync pin, sample the TSC counter by a rising edge of the internal synchronous clock Count value
  • the main processor is specifically configured to operate the GPIO pin of the PCH Low level, an indication signal is sent to the first programmable logic device through a low level output by the GPIO pin.
  • the second programmable logic device is connected to the TSC bus;
  • the GPIO pin of the PCH is operated to be a low level, and the low level of the output of the GPIO pin controls the second programmable logic device to output a low level, and the low level of the second programmable logic device outputs
  • An indication signal is sent to the first programmable logic device.
  • Embodiments of the present invention provide a clock synchronization method, which introduces a programmable logic device into a multiprocessor system to divide a TSC bus into a plurality of domains, and the main processor issues a synchronization signal to control a signal of the programmable logic device on the TSC bus. Synchronization, in which the programmable logic device also acts as an enhanced drive The function of the function can reduce the time difference between the rising edge of the TSC waveform and each CPU, and ensure that the system after hot plugging works under the TSC clock and has good stability.
  • Figure 1 is a timing diagram of TSC clock synchronization during hot plugging
  • FIG. 2 is a schematic diagram of the TSC_SYNC pin type
  • FIG. 3 is a schematic structural diagram of a multiprocessor system in the case of a TSC_SYNC direct connection;
  • FIG. 4 is a schematic structural diagram of a multiprocessor system according to an embodiment of the present invention.
  • FIG. 5 is a signal flow diagram of a clock synchronization method according to an embodiment of the present invention.
  • FIG. 6 is a schematic diagram of a TSC synchronization waveform according to an embodiment of the present invention.
  • FIG. 7 is a signal flow diagram of a clock synchronization method according to another embodiment of the present invention.
  • the present invention provides a solution to the problem that the TSC clock synchronization success rate is low and the stability is not good due to the TSC_SYNC direct link being too long in the existing multi-processor system, and the solution of the present invention is zero.
  • the TSC_SYNC bus is divided into a plurality of small domains, and the main processor sends a synchronization signal to control the programmable logic device to synchronize the signals on the TSC bus, wherein the programmable logic device also functions as an enhanced driver, thereby reducing
  • the rising edge of the TSC waveform reaches the time difference of each CPU, ensuring that the system after hot swapping works under the TSC clock and has good stability.
  • the GPIO pin of the PCH (South Bridge chip in the X86 platform) is controlled by the host processor for synchronization or delay, and the driver is enhanced by the logic device. Since the reliability of direct interconnection of TSC synchronization signals of current 8P or 4P servers has been verified, 32P systems with higher signal integrity risks are decomposed into 4P or 8P systems with lower risk through programmable logic devices.
  • the number of processors included in the multiprocessor system is not specifically limited, and The description is convenient only for the 32P system as an example.
  • TSC clock synchronization timing diagram during hot plugging.
  • the CPU power-on completion indication signal PWRGOOD
  • the CPU power-on completion indication signal reaches the hot-plugged CPU and the original CPU needs a specific relationship in the time domain.
  • 864BCLKs corresponding to CPU model IVB-EX
  • 384BCLKs corresponding to CPU model HSW-EX
  • the time difference between the valid edge of TSC_SYNC and all CPU pins should not exceed 500ns
  • TSC_SYNC is valid at IVB-EX.
  • TSC_SYNC is active low in HSW-EX.
  • FIG. 2 is a schematic diagram of the TSC_SYNC pin type.
  • the system BIOS in the hot swap clock synchronization process, the system BIOS is required to initiate a TSC synchronization request.
  • the current processing mode is that the BIOS controls the TSC_SYNC of the CPU by writing the PCODE register of the CPU.
  • Pin the IO type of the signal at the CPU is I/OD.
  • this pin of all CPUs is connected by hardware and board-level pull-up.
  • the embodiment of the present invention provides a multi-processor system structure in the case of TSC_SYNC direct connection.
  • the whole system is based on 1P, 8
  • the QPI of a CPU board (a high-speed link interconnected between CPUs) forms an 8P system through passive signal backplane interconnections, and four 8P frames are formed by NI links (a high-speed link on the NC chip).
  • a 32P system directly interconnects the TSC_SYNC pin of a system with 32 CPUs through a 3m long cable to an external stray board to implement the TSC synchronization process.
  • all level conversion devices on the bus device are bidirectional, OD output type devices, Translater is a converter without bus drive capability, and the drive capability of the bus is adjusted by an external pull-up resistor.
  • the TSC pin of the X86 platform is an I/OD type interface inside the CPU, and the active level is high.
  • the BIOS pulls up the TSC one by one, and the result of the line after the last CPU pin is pulled high.
  • the entire TSC bus goes high and the system uses the rising edge of the Internal Sync Clock to sample the current TSC Counter value for synchronization in the high-level window of the TSC.
  • the multiprocessor system provided by the embodiment of the present invention is improved on the basis of FIG. 3, as shown in FIG. 4, which is a large system TSC_SYNC pin interconnection scheme according to an embodiment of the patent scheme, and the system is a 32P XNC system, in which the XNC system is a system for interconnecting CPUs using NC chips, the system
  • the system includes a 4-box 8P sub-server system.
  • Each 8P sub-server system uses a mid-plane backplane, two management boards (PBI boards) and eight BPN boards.
  • Each BPN board contains one CPU, and the stray board is used. Interconnection of system spurious signals, high-speed links are interconnected through NI links from the NC chip.
  • a hardware channel with two synchronization signals is reserved in the system.
  • One is the hardware channel of the 1 drive 8 , as shown in the hardware connection line between the two PBI boards in the figure; the other is the hardware channel of the 1 drive 4, the channel is crossed on the signal backplane, as shown in the figure, two PBIs The dotted line between the board logic devices is shown.
  • the converter of this scheme can use LSF0108 or GTL2003, including but not limited to complex programmable logic devices (complex).
  • Programmable logic device (CPLD), field-programmable gate array (FPGA); logic devices in the stray board replace the original analog switch, which can enhance the driving and time synchronization.
  • the logic device in the PBI board serves two main functions: (1) receiving the TSC_SYNC signal sent by the stray board; and (2) using a pair of cross lines (shown by dashed lines in the figure) as the reserved 1 drive 4 channel.
  • the spurious signal between the PBI board and the stray board is set to LVCMOS output for the stray board, wherein the LVCMOS output is a level type, which is driven more strongly than the open-drain output level type.
  • the delay can be reduced, the GPIO of the PCH is set to the output, and the signal output by the GPIO pin is connected to the stray board logic device through the logic device, and is set as the input relative to the spurious signal board.
  • the BIOS code synchronizes the hot-plugged CPU with the TSC clock domain of the working CPU, and calibrates the values of all slave CPU TSC counters in the system with the counter value of the main CPU, and its TSC synchronization.
  • the detailed steps of implementation are as follows. Due to the difference in synchronization signal processing between IVB-EX and HSW-EX, the following descriptions are respectively made:
  • FIG. 5 is a signal flow diagram of a clock synchronization method according to an embodiment of the present invention.
  • IVB-EX synchronization scheme of this embodiment a case where TSC_SYNC is low by default and synchronization is performed when TSC_SYNC is high is used.
  • Step 501 after the CPU is hot plugged in, the BIOS of the main CPU runs to the TSC synchronization phase.
  • the method can be mounted as a program under the main CPU and included in the multiprocessor system. Specify one main CPU among multiple CPUs.
  • step 502 the BIOS enables the CPU0 to the TSC_SYNC pin of the CPU 31 through the PCODE command.
  • step 503 the BIOS operates the GPIO of the PCH to be low.
  • step 504 the GPIO indicates that the TSC pins of all CPUs of the spurious signal board logic device are no longer pulled to GND.
  • step 505 the stray board logic device pulls the entire 16P/32P/64P TSC bus out of a high pulse of >10 us on the falling edge of the 864BCLKs count clock of the spurious board.
  • the length of the high pulse value requires that the pulse length is greater than 1 CPU InternalSync clock cycle, because the length of 864BCLKs in condition 2 is 8.64us, so select 10us here; after pulling high, enable TSC synchronization inside the CPU Module, CPU PCODE code at this time TSC synchronization.
  • step 506 the CPU samples the Snapshot value of the TSC Counter through the rising edge of the Internal Sync Clock after the TSC_SYNC is valid and saves it.
  • step 507 after the BIOS code delays the enable state for 100 ms, the TSC pins of all CPUs are pulled down, and the TSC pins of all CPUs are restored to the initial state.
  • Step 508 the BIOS reads the register values of all CPU (including the main CPU) Snapshot (the instantaneous value of the TSC COUNTER of all CPUs on the rising edge of the Internal Sync CLOCK), and calculates the offset (Offset) value between all CPUs and the main CPU.
  • the TSC Counter count value of the CPU is operated using the PCODE command to be consistent with the main CPU.
  • FIG. 6 is a schematic diagram of a TSC synchronization waveform according to an embodiment of the present invention. Referring to FIG. 6, the above scheme is actually controlled by a BIOS, and a controllable high pulse is cut out in the original TSC_SYNC synchronization waveform. Enhanced drive devices that transmit better signal integrity in large systems, ie more optimized delays and meeting the required signal edges and signal levels.
  • FIG. 7 is a signal flow diagram of a clock synchronization method according to an embodiment of the present invention.
  • TSC_SYNC is set to a high level by default, and synchronization is performed when TSC_SYNC is low.
  • the method includes:
  • step 701 after the CPU is hot plugged in, the BIOS of the main CPU runs to the TSC synchronization phase.
  • step 702 the BIOS operates the GPIO of the PCH to be low during the TSC synchronization.
  • step 703 the GPIO instructs the spurious board logic device system to initiate a TSC synchronization process.
  • step 704 the CPLD uses the falling edge of the 384BCLKs count clock to trigger the entire 32P TSC bus to pull out a 100us low pulse (HSW).
  • HSW 100us low pulse
  • This process is implemented in a stray slab and then the low pulse is sent to the logic of each PBI board of the system and passed to all CPUs.
  • step 705 the CPU's PCODE automatically grabs the value of the TSC COUNT to the Snapshot register on the rising edge of the Internal Sync Clock.
  • Step 706 the BIOS reads the register values of all CPUs (including the main CPU) Snapshot (the instantaneous value of the TSC COUNTER of all CPUs on the rising edge of Internal Sync CLOCK), calculates the Offset value between all CPUs and the main CPU, and operates with the PCODE command.
  • the CPU's TSC Counter count value is consistent with the main CPU.
  • the actual TSC_SYNC waveform of this scheme has no temporal correlation compared to the original scheme.
  • Non-transitory medium such as random access memory, read only memory, flash memory, hard disk, solid state disk, magnetic tape, floppy disk, optical disc, and any combination thereof.

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Abstract

本发明实施例涉及多处理器系统及时钟同步方法，该方法包括：当主处理器检测到发生热插入的从处理器时，若TSC同步管脚高电平有效，则使能所有处理器的TSC同步管脚，并向第一可编程逻辑器件发送指示信号，指示信号用于指示第一可编程逻辑器件在第一数目个总线时钟的下降沿产生一个由低电平开始的大于预设时间长度的高脉冲；主处理器和每个从处理器检测出高脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；根据每个从处理器采样的TSC计数器的计数值和主处理器采样的TSC计数器的计数值，使从处理器与主处理器进行TSC时钟同步。由上可见，本发明实施例中，主处理器与可编程逻辑器件相配合，可以提高TSC时钟同步的成功率。

Description

多处理器系统及时钟同步方法 技术领域
本发明涉及计算机领域，尤其涉及多处理器系统及时钟同步方法。
背景技术
当前，多处理器系统已经比较普遍，在多处理器系统中各个处理器的内核之间需要时钟进行线程之间的时间同步，目前X86服务器比较主流的内核时钟有两种：时间戳计时器(time stamp counter，TSC)时钟和高精度定时器(high precision event timer，HPET)时钟。两者的区别是TSC时钟是基于中央处理器(central processing unit，CPU)内部的一个64位的硬件计数器，而HPET时钟的计数器的值需要从内存中读取。当系统工作在HPET时钟的时候，在实际的TPC-C数据库应用性能测试时，发现大量的CPU时间损耗在处理读取位于内存时钟的操作上。经过实际的TPC-C测试，在4P(INTEL IVB)系统中，发现系统工作于HPET时钟时候的性能是工作于TSC时钟时候性能的49％。在更大的系统中，由于内存访问延时的加大，这个指标会更加恶化，这就有必要要求系统一直工作于TSC时钟状态下。
基于X86平台的服务器在向着小型机方向迈进，通过节点互联(node connect，NC)芯片的扩展以后可以支持构建32P系统；在基于X86的系统中，TSC时钟同步可以发生在两种状态下：(1)上电过程；(2)CPU热插拔过程。其中，上电过程的TSC同步的条件有两个：(1)一个系统所有处理器的PROCESS_PG(电源上电完成指示信号)需要在10ns以内有效；(2)时钟同步。CPU热插拔过程中发生的TSC同步条件有三个：(1)正在工作的系统使用的是TSC时钟；(2)热插入CPU的PROCESS_PG需要在原有系统的PROCESS_PG信号的864BCLKs(对应CPU型号IVB-EX)或者384BCLKs(对应CPU型号HSW-EX)整数倍延时以后有效，误差不能超过一个BCLK，其中BCLK为CPU的输入参考时钟，也可称为总线时钟，一个BCLK通常为10ns；(3)系统的BIOS需要主动发起TSC同步请求。
在硬件领域，其中上电同步流程中的条件(1)和条件(2)已经有方案解决；热插拔同步流程中的条件(1)由上电同步流程保证，热插拔流程条件(2)也已经有相关方案解决，但是热插拔流程的条件(3)在大系统领域存在一些挑战。
当前的整机系统是以1P为单元，8个CPU板的QPI(CPU之间互联的一种高速链路)通过无源的信号背板互联构成一个8P系统，4个8P框通过NI链路(NC芯片上的一种高速链路)构成一个32P系统，现有的方案是将一个系统32个CPU的TSC同步管脚(TSC_SYNC管脚)通过3m长线缆与外部的杂散板进行直接互联，实现TSC同步过程。
现有技术的时钟同步方法，基于当前的多处理器系统构成，对于高电平有效的TSC同步管脚，在实际进行TSC同步的时候，基本输入输出系统(basic input output system，BIOS)逐个拉高每个CPU的TSC同步管脚，最后一个CPU的TSC同步管脚被拉高以后线与的结果使得整条TSC总线变成高电平，系统在TSC的高电平窗口内，使用内部同步时钟(internal sync clock)的上升沿采样当前的TSC计数器(counter)值进行同步；
由于器件延时、线缆延时和CPU输出类型为漏极开路(Open Drain，OD)输出导致的上升沿变换所产生的延时，导致TSC波形上升沿到达各个CPU的时间差会超过Intel给出的500ns指标，尽管经过实际验证TSC_SYNC信号的边沿相差1us也能同步成功，但是余量太小，稳定性存在隐患。
发明内容
本发明实施例提供多处理器系统及时钟同步方法，可以提高时钟同步的成功率和稳定性。
第一方面，提供了一种多处理器系统的时钟同步方法，所述多处理器系统包括一个主处理器和至少一个从处理器，通过TSC总线连接所述主处理器和所述从处理器的TSC同步管脚，所述TSC总线上连接有第一可编程逻辑器件，所述方法包括：
当所述主处理器检测到存在发生热插入的从处理器时，若TSC同步管脚高电平有效，则使能所有处理器的TSC同步管脚，并向所述第一可编程逻辑器件发送指示信号，所述指示信号用于指示所述第一可编程逻辑器件在第一数目个总线时钟的下降沿产生一个由低电平开始的大于预设时间长度的高脉冲；
所述主处理器和所述至少一个从处理器中的每个从处理器检测出所述高脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；
根据所述至少一个从处理器中的每个从处理器采样的TSC计数器的计数值和所述主处理器采样的TSC计数器的计数值，使所述至少一个从处理器与所述主处理器的TSC计数器的计数值相等，进行TSC时钟同步。
结合第一方面，在第一方面的第一种可能的实现方式中，所述使能所有处理器的TSC同步管脚后，所述方法还包括：
保持所有处理器的TSC同步管脚的使能状态一定时间后，拉低所有处理器的TSC同步管脚，使所有处理器的TSC同步管脚恢复到初始态。
结合第一方面，在第一方面的第二种可能的实现方式中，所述方法还包括：
当所述主处理器检测到存在发生热插入的从处理器时，若TSC同步管脚低电平有效，则向所述第一可编程逻辑器件发送指示信号，所述指示信号用于指示所述第一可编程逻辑器件在第二数目个总线时钟的下降沿产生一个由高电平开始的大于预设时间长度的低脉冲；
所述主处理器和所述至少一个从处理器中的每个从处理器检测出所述低脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；
根据所述至少一个从处理器中的每个从处理器采样的TSC计数器的计数值和所述主处理器采样的TSC计数器的计数值，使所述至少一个从处理器与所述主处理器的TSC计数器的计数值相等，进行TSC时钟同步。
结合第一方面或第一方面的第一种或第二种可能的实现方式，在第一方面 的第三种可能的实现方式中，所述向所述第一可编程逻辑器件发送指示信号，包括：
操作平台控制集线器(Platform Controller Hub，PCH)的通用输入输出(General Purpose Input/Output，GPIO)管脚为低电平，通过所述GPIO管脚输出的低电平向所述第一可编程逻辑器件发送指示信号。
结合第一方面的第三种可能的实现方式，在第一方面的第四种可能的实现方式中，所述TSC总线上连接有第二可编程逻辑器件；所述向所述第一可编程逻辑器件发送指示信号，包括：
操作PCH的GPIO管脚为低电平，通过所述GPIO管脚输出的低电平控制所述第二可编程逻辑器件输出低电平，通过所述第二可编程逻辑器件输出的低电平向所述第一可编程逻辑器件发送指示信号。
第二方面，提供了一种多处理器系统，所述多处理器系统包括一个主处理器和至少一个从处理器，通过TSC总线连接所述主处理器和所述从处理器的TSC同步管脚，所述TSC总线上连接有第一可编程逻辑器件；
所述主处理器，用于当所述主处理器检测到存在发生热插入的从处理器时，若TSC同步管脚高电平有效，则使能所有处理器的TSC同步管脚，并向所述第一可编程逻辑器件发送指示信号，所述指示信号用于指示所述第一可编程逻辑器件在第一数目个总线时钟的下降沿产生一个由低电平开始的大于预设时间长度的高脉冲；
所述主处理器和所述至少一个从处理器中的每个从处理器，用于检测出所述高脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；
所述至少一个从处理器中的每个从处理器，用于根据自身采样的TSC计数器的计数值和所述主处理器采样的TSC计数器的计数值，使自身与所述主处理器的TSC计数器的计数值相等，进行TSC时钟同步。
结合第二方面，在第二方面的第一种可能的实现方式中，所述主处理器， 还用于在所述使能所有处理器的TSC同步管脚后，保持所有处理器的TSC同步管脚的使能状态一定时间后，拉低所有处理器的TSC同步管脚，使所有处理器的TSC同步管脚恢复到初始态。
结合第二方面，在第二方面的第二种可能的实现方式中，所述主处理器，还用于当所述主处理器检测到存在发生热插入的从处理器时，若TSC同步管脚低电平有效，则向所述第一可编程逻辑器件发送指示信号，所述指示信号用于指示所述第一可编程逻辑器件在第二数目个总线时钟的下降沿产生一个由高电平开始的大于预设时间长度的低脉冲；
所述主处理器和所述至少一个从处理器中的每个从处理器，还用于检测出所述低脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；
所述至少一个从处理器中的每个从处理器，还用于根据自身采样的TSC计数器的计数值和所述主处理器采样的TSC计数器的计数值，使自身与所述主处理器的TSC计数器的计数值相等，进行TSC时钟同步。
结合第二方面或第二方面的第一种或第二种可能的实现方式，在第二方面的第三种可能的实现方式中，所述主处理器，具体用于操作PCH的GPIO管脚为低电平，通过所述GPIO管脚输出的低电平向所述第一可编程逻辑器件发送指示信号。
结合第二方面的第三种可能的实现方式，在第二方面的第四种可能的实现方式中，所述TSC总线上连接有第二可编程逻辑器件；所述主处理器，具体用于操作PCH的GPIO管脚为低电平，通过所述GPIO管脚输出的低电平控制所述第二可编程逻辑器件输出低电平，通过所述第二可编程逻辑器件输出的低电平向所述第一可编程逻辑器件发送指示信号。
本发明实施例提供了一种时钟同步方法，通过在多处理器系统中引入可编程逻辑器件将TSC总线分成多个域，由主处理器发出同步信号控制可编程逻辑器件对TSC总线上的信号进行同步，其中，可编程逻辑器件还起到增强驱 动的功能，从而可以减少TSC波形上升沿到达各个CPU的时间差，确保热插拔以后的系统工作在TSC时钟下，稳定性好。
附图说明
图1为热插拔过程中的TSC时钟同步时序图；
图2为TSC_SYNC管脚类型示意图；
图3为一种TSC_SYNC直连情况下的多处理器系统结构示意图；
图4为本发明实施例提供的多处理器系统结构示意图；
图5为本发明一个实施例提供的时钟同步方法信号流图；
图6为本发明实施例的TSC同步波形示意图；
图7为本发明另一个实施例提供的时钟同步方法信号流图。
具体实施方式
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚地描述。
本发明针对现有的多处理器系统中TSC_SYNC直连链路太长所带来的TSC时钟同步成功率低和稳定性不好的问题提出了解决方案，本发明方案采用的是化整为零，将TSC_SYNC总线分为多个小的域，由主处理器发出同步信号控制可编程逻辑器件对TSC总线上的信号进行同步，其中，可编程逻辑器件还起到增强驱动的功能，从而可以减少TSC波形上升沿到达各个CPU的时间差，确保热插拔以后的系统工作在TSC时钟下，稳定性好。
在本发明的一个具体的实施例中，通过主处理器控制PCH(X86平台中的南桥芯片)的GPIO管脚进行同步或延时，通过逻辑器件增强驱动。由于当前8P或者4P服务器的TSC同步信号直接互联的可靠性已经得到验证，因此通过可编程逻辑器件将信号完整性风险较高的32P系统分解为风险较低的4P或者8P系统。
本发明实施例中，对于多处理器系统包含的处理器数目不做具体限定，为 描述方便仅以32P系统为例进行说明。
图1为热插拔过程中的TSC时钟同步时序图，参照图1，CPU的电源上电完成指示信号(PWRGOOD)到达热插入的CPU的时间与原先CPU该信号在时域上需要存在特定关系：864BCLKs(对应CPU型号IVB-EX)或者384BCLKs(对应CPU型号HSW-EX)；TSC_SYNC有效边沿到达所有CPU管脚的的时间差不能超过500ns；当前平台上，IVB-EX中TSC_SYNC高电平有效，HSW-EX中TSC_SYNC低电平有效。
图2为TSC_SYNC管脚类型示意图，参照图2，对于热插拔时钟同步流程中，需要系统的BIOS主动发起TSC同步请求，当前的处理方式是由BIOS通过写CPU的PCODE寄存器来控制CPU的TSC_SYNC管脚，该信号在CPU处的IO类型是I/OD，在板级要求将所有CPU的该管脚使用硬件相连，板级上拉。
为了与本发明实施例提供的多处理器系统结构进行比较，本发明实施例提供了一种TSC_SYNC直连情况下的多处理器系统结构，参照图3，整机系统是以1P为单元，8个CPU板的QPI(CPU之间互联的一种高速链路)通过无源的信号背板互联构成一个8P系统，4个8P框通过NI链路(NC芯片上的一种高速链路)构成一个32P系统，将一个系统32个CPU的TSC_SYNC管脚通过3m长线缆与外部的杂散板进行直接互联，实现TSC同步过程。其中，总线器件上所有的电平变换器件均是双向、OD输出型器件，Translater为不带总线驱动能力的转换器，通过外部上拉电阻来调整总线的驱动能力。
X86平台的TSC管脚在CPU内部为I/OD型接口，高电平有效，在实际进行TSC同步的时候，BIOS逐个拉高TSC，最后一个CPU的管脚被拉高以后线与的结果使得整条TSC总线变成高电平，系统在TSC的高电平窗口内使用Internal Sync Clock的上升沿采样当前的TSC Counter值进行同步。
本发明实施例提供的多处理器系统在图3的基础上进行了改进，如图4所示，是本专利方案一个实施例的一种大系统TSC_SYNC管脚互联方案，该系统是一个32P的XNC系统，其中，XNC系统为使用NC芯片互联CPU的系统，该系 统中包含4框8P子服务器系统，每个8P子服务器系统使用中置背板,两块管理板(PBI板)和8块BPN板，每块BPN板包含一颗CPU,杂散板用于系统杂散信号的互联,高速链路通过NC芯片出的NI链路互联。
参照图4，该系统中预留了两条同步信号的硬件通道。一条为1驱8的硬件通道，如图中两块PBI板中间的硬件连接线所示；另一条为1驱4的硬件通道，该通道在信号背板上做交叉，如图中两块PBI板逻辑器件之间的虚线所示。
4个CPU或者8个CPU通过模拟开关相连，经过转换器(switch)以后连接到逻辑器件,本方案的转换器可以使用LSF0108或者GTL2003，该逻辑器件包括但不限于是复杂可编程逻辑器件(complex programmable logic device，CPLD)、现场可编程门阵列(field－programmable gate array，FPGA)；杂散板中的逻辑器件取代了原先的模拟开关，能够起到增强驱动以及时间同步的作用。PBI板中的逻辑器件主要起到两个作用：(1)接收杂散板下发的TSC_SYNC信号；(2)使用一对交叉线(图中虚线所示)作为预留的1驱4通道。
PBI板与杂散板之间的杂散信号对于杂散板来说都设置为LVCMOS输出，其中，LVCMOS输出为一种电平类型，相对于漏极开路输出电平类型来说驱动更强，可以减少时延，PCH的GPIO设置成输出，GPIO管脚输出的信号通过逻辑器件与杂散板逻辑器件相连，相对于杂散信号板来说设置为输入。
在CPU热插入的过程中，BIOS代码将热插入的CPU与正常工作的CPU的TSC时钟域进行同步，将系统中所有从CPU的TSC计数器的值与主CPU的计数器值进行校准，其TSC同步实现的详细步骤如下，由于IVB-EX和HSW-EX在同步信号处理上的差异，下面分别进行描述：
图5为本发明实施例提供的时钟同步方法信号流图，该实施例的IVB-EX同步方案中，针对TSC_SYNC默认为低电平，在TSC_SYNC为高电平的时候进行同步的情况，采用了下面的时钟同步方法：
步骤501，从CPU热插入以后，主CPU的BIOS运行到TSC同步阶段。
其中，该方法可以作为一段程序挂载在主CPU下，在多处理器系统包含的 多个CPU中指定一个主CPU。
步骤502，BIOS通过PCODE命令使能CPU0到CPU31的TSC_SYNC管脚。
此时，所有逻辑器件输出低电平保持整条TSC总线为低，由于CPU的TSC输出管脚是OpenDrain输出，作为开路输出IO类型，可以实现所有IO之间的线与，总线中只要有一个IO保持低电平，整个总线网络就可以保持低电平。
步骤503，BIOS操作PCH的GPIO为低电平。
步骤504，GPIO指示杂散信号板逻辑器件所有CPU的TSC管脚都已经不再拉到GND。
步骤505，杂散板逻辑器件将整个16P/32P/64P的TSC总线在杂散板的864BCLKs计数时钟的下降沿拉出一个>10us的高脉冲。
其中，高脉冲的时间长度这个数值要求脉冲长度大于1个CPU InternalSync的时钟周期，因为条件2中的864BCLKs时间长度是8.64us，所以此处选择10us；拉高以后，使能CPU内部的TSC同步模块，CPU的PCODE代码在此时进行TSC同步。
步骤506，CPU在TSC_SYNC有效以后通过Internal Sync Clock的上升沿采样TSC Counter的Snapshot值并保存。
步骤507，BIOS代码将使能状态延时100ms后，拉低所有CPU的TSC管脚，把所有CPU的TSC管脚恢复到初始态。
步骤508，BIOS读取所有CPU(包括主CPU)Snapshot的寄存器值(所有CPU的TSC COUNTER在Internal Sync CLOCK上升沿的瞬时值)，计算所有CPU与主CPU之间的偏移(Offset)值，使用PCODE命令操作CPU的TSC Counter计数值与主CPU保持一致。
图6为本发明实施例的TSC同步波形示意图，参照图6，从宏观上看，上述的方案实际是通过BIOS控制，在原先的TSC_SYNC同步波形中截出一段可控的高脉冲，由于增加了增强驱动的器件，该高脉冲在大系统中传输会有更优的信号完整性，即更加优化的延时以及满足要求的信号边沿和信号电平。
图7为本发明实施例提供的时钟同步方法信号流图，该实施例的HSW-EX同步方案中，TSC_SYNC默认为高电平，在TSC_SYNC为低电平的时候进行同步，该方法包括：
步骤701，从CPU热插入以后，主CPU的BIOS运行到TSC同步阶段。
步骤702，BIOS在进行TSC同步的过程中，操作PCH的GPIO为低电平。
步骤703，GPIO指示杂散板逻辑器件系统发起TSC同步流程。
步骤704，CPLD使用384BCLKs的计数时钟的下降沿触发整个32P的TSC总线拉出一个100us的低脉冲(HSW)。
这个过程在杂散板板内实现，然后将该低脉冲下发到系统的各个PBI板的逻辑器件，传到所有CPU。
步骤705，CPU的PCODE在Internal Sync Clock上升沿自动抓取TSC COUNT的值到Snapshot寄存器。
步骤706，BIOS读取所有CPU(包括主CPU)Snapshot的寄存器值(所有CPU的TSC COUNTER在Internal Sync CLOCK上升沿的瞬时值)，计算所有CPU与主CPU之间的Offset值，使用PCODE命令操作CPU的TSC Counter计数值与主CPU保持一致。
相比于IVB-EX的方案，该方案的实际TSC_SYNC波形与原方案相比没有时间上的关联。
使用该方案进行TSC管脚的互联可以确保经过热插拔以后的系统工作在TSC时钟下，不会导致原有系统的性能严重下降。
对于所有在大系统设计中碰到的需要互联所有处理器的杂散信号，在实现过程中存在信号完整性风险的，都可以使用本专利的思维方式来实现：将存在风险的信号分成多个域，同时使用同步信号进行同步。
专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地 描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤是可以通过程序来指令处理器完成，所述的程序可以存储于计算机可读存储介质中，所述存储介质是非短暂性(non-transitory)介质，例如随机存取存储器，只读存储器，快闪存储器，硬盘，固态硬盘，磁带(magnetic tape)，软盘(floppy disk)，光盘(optical disc)及其任意组合。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

  1. 一种多处理器系统的时钟同步方法，其特征在于，所述多处理器系统包括一个主处理器和至少一个从处理器，通过时间戳计时器TSC总线连接所述主处理器和所述从处理器的TSC同步管脚，所述TSC总线上连接有第一可编程逻辑器件，所述方法包括：
    当所述主处理器检测到存在发生热插入的从处理器时，若TSC同步管脚高电平有效，则使能所有处理器的TSC同步管脚，并向所述第一可编程逻辑器件发送指示信号，所述指示信号用于指示所述第一可编程逻辑器件在第一数目个总线时钟的下降沿产生一个由低电平开始的大于预设时间长度的高脉冲；
    所述主处理器和所述至少一个从处理器中的每个从处理器检测出所述高脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；
    根据所述至少一个从处理器中的每个从处理器采样的TSC计数器的计数值和所述主处理器采样的TSC计数器的计数值，使所述至少一个从处理器与所述主处理器的TSC计数器的计数值相等，进行TSC时钟同步。
  2. 如权利要求1所述的方法，其特征在于，所述使能所有处理器的TSC同步管脚后，所述方法还包括：
    保持所有处理器的TSC同步管脚的使能状态一定时间后，拉低所有处理器的TSC同步管脚，使所有处理器的TSC同步管脚恢复到初始态。
  3. 如权利要求1所述的方法，其特征在于，所述方法还包括：
    当所述主处理器检测到存在发生热插入的从处理器时，若TSC同步管脚低电平有效，则向所述第一可编程逻辑器件发送指示信号，所述指示信号用于指示所述第一可编程逻辑器件在第二数目个总线时钟的下降沿产生一个由高电平开始的大于预设时间长度的低脉冲；
    所述主处理器和所述至少一个从处理器中的每个从处理器检测出所述低脉 冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；
    根据所述至少一个从处理器中的每个从处理器采样的TSC计数器的计数值和所述主处理器采样的TSC计数器的计数值，使所述至少一个从处理器与所述主处理器的TSC计数器的计数值相等，进行TSC时钟同步。
  4. 如权利要求1或2或3所述的方法，其特征在于，所述向所述第一可编程逻辑器件发送指示信号，包括：
    操作平台控制集线器PCH的通用输入输出GPIO管脚为低电平，通过所述GPIO管脚输出的低电平向所述第一可编程逻辑器件发送指示信号。
  5. 如权利要求4所述的方法，其特征在于，所述TSC总线上连接有第二可编程逻辑器件；所述向所述第一可编程逻辑器件发送指示信号，包括：
    操作平台控制集线器PCH的通用输入输出GPIO管脚为低电平，通过所述GPIO管脚输出的低电平控制所述第二可编程逻辑器件输出低电平，通过所述第二可编程逻辑器件输出的低电平向所述第一可编程逻辑器件发送指示信号。
  6. 一种多处理器系统，其特征在于，所述多处理器系统包括一个主处理器和至少一个从处理器，通过时间戳计时器TSC总线连接所述主处理器和所述从处理器的TSC同步管脚，所述TSC总线上连接有第一可编程逻辑器件；所述主处理器，用于当所述主处理器检测到存在发生热插入的从处理器时，若TSC同步管脚高电平有效，则使能所有处理器的TSC同步管脚，并向所述第一可编程逻辑器件发送指示信号，所述指示信号用于指示所述第一可编程逻辑器件在第一数目个总线时钟的下降沿产生一个由低电平开始的大于预设时间长度的高脉冲；
    所述主处理器和所述至少一个从处理器中的每个从处理器，用于检测出所述高脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；
    所述至少一个从处理器中的每个从处理器，用于根据自身采样的TSC计数器的计数值和所述主处理器采样的TSC计数器的计数值，使自身与所述主处理器的TSC计数器的计数值相等，进行TSC时钟同步。
  7. 如权利要求6所述的系统，其特征在于，所述主处理器，还用于在所述使能所有处理器的TSC同步管脚后，保持所有处理器的TSC同步管脚的使能状态一定时间后，拉低所有处理器的TSC同步管脚，使所有处理器的TSC同步管脚恢复到初始态。
  8. 如权利要求6所述的系统，其特征在于：
    所述主处理器，还用于当所述主处理器检测到存在发生热插入的从处理器时，若TSC同步管脚低电平有效，则向所述第一可编程逻辑器件发送指示信号，所述指示信号用于指示所述第一可编程逻辑器件在第二数目个总线时钟的下降沿产生一个由高电平开始的大于预设时间长度的低脉冲；
    所述主处理器和所述至少一个从处理器中的每个从处理器，还用于检测出所述低脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；
    所述至少一个从处理器中的每个从处理器，还用于根据自身采样的TSC计数器的计数值和所述主处理器采样的TSC计数器的计数值，使自身与所述主处理器的TSC计数器的计数值相等，进行TSC时钟同步。
  9. 如权利要求6或7或8所述的系统，其特征在于，所述主处理器，具体用于操作平台控制集线器PCH的通用输入输出GPIO管脚为低电平，通过所述GPIO管脚输出的低电平向所述第一可编程逻辑器件发送指示信号。
  10. 如权利要求9所述的系统，其特征在于，所述TSC总线上连接有第二可编程逻辑器件；所述主处理器，具体用于操作平台控制集线器PCH的通用输入输出GPIO管脚为低电平，通过所述GPIO管脚输出的低电平控制所述第二可编程逻辑器件输出低电平，通过所述第二可编程逻辑器件输出的低电平向所述第一可编程逻辑器件发送指示信号。
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