CN117908354A - 时间同步系统、域控制器和车辆 - Google Patents

Abstract

本申请公开了一种时间同步系统、域控制器和车辆，该系统包括从时钟设备和主时钟设备，从时钟设备包括从处理器、电平转换单元和从PHY芯片，从处理器用于生成第一同步帧信号，并对第一同步帧信号加上第一时间戳，电平转换单元用于将第一同步帧信号发送给主时钟设备；主时钟设备包括主处理器和主PHY芯片，主处理器用于对第一同步帧信号加上第二时间戳，并根据第一同步帧信号生成第二同步帧信号，对第二同步帧信号加上第三时间戳，主PHY芯片用于将携带第二时间戳和第三时间戳的第二同步帧信号发送给从PHY芯片。该系统利用主从时钟设备中的处理器实现打戳功能和报文解析，确定基准时钟信号，降低芯片的复杂度和技术难度，节约芯片制造成本。

Description

时间同步系统、域控制器和车辆

技术领域

本发明涉及汽车技术领域，尤其涉及一种时间同步系统、域控制器和车辆。

背景技术

时间同步协议1588V2需要利用FPGA(Field Program Gate Array，现场可编程门阵列)或SOC(System-on-a-Chip，芯片级系统)模块的MAC(MediaAccess Control，媒体访问控制)和PHY(Physical，端口物理层)互通1588协议报文，在1588协议报文互通的基础上，PHY芯片需要具备时钟提取功能和对报文打时间戳的功能，FPGA或SOC处理器对时钟信号进行倍频转换为同步时钟域的运行时间，同时利用1588协议功能对报文时戳进行解析，完成时间同步功能。对于需要通过以太传输实现模块休眠唤醒机制的设备，还需要PHY芯片具备休眠唤醒帧识别的功能来实现休眠唤醒机制。

普通1588时间同步机制利用FPGA或SOC模块的MAC和PHY集成方案来实现时间同步，由于集成1588打戳功能和报文识别提取解析的芯片比较昂贵，导致设备的成本较高，同时对于利用FPGA或SOC模块的MAC和PHY集成方案来实现休眠唤醒机制的系统增加了芯片的复杂度和技术难度，进一步提升了芯片设计制造的难度和成本。

发明内容

本发明的一个目的在于提出一种时间同步系统，该时间同步系统通过时钟设备中的处理器实现打戳功能和报文解析，无需通过PHY芯片来实现，降低芯片的复杂度和技术难度，节约芯片制造成本。

为达到上述目的，本发明第一方面实施例提出一种时间同步系统，包括：从时钟设备，包括从处理器、电平转换单元和从PHY芯片，所述从处理器用于生成第一同步帧信号，并对所述第一同步帧信号加上第一时间戳，所述电平转换单元用于将所述第一同步帧信号发送给主时钟设备；所述主时钟设备，包括主处理器和主PHY芯片，所述主处理器用于对所述第一同步帧信号加上第二时间戳，并根据所述第一同步帧信号生成第二同步帧信号，对所述第二同步帧信号加上第三时间戳，所述主PHY芯片用于将携带所述第二时间戳和所述第三时间戳的第二同步帧信号发送给所述从PHY芯片；其中，所述从PHY芯片用于提取所述第二同步帧信号携带的所述第二时间戳和所述第三时间戳，并发送给所述从处理器，所述从处理器还用于对所述第二同步帧信号加上第四时间戳，并根据所述第一时间戳、所述第二时间戳、所述第三时间戳和所述第四时间戳，得到基准时钟信号。

另外，根据本发明上述实施例提出的时间同步系统还可以具有如下附加的技术特征：

根据本发明的一个实施例，所述第一同步帧信号和所述第二同步帧信号均为上升沿信号。

根据本发明的一个实施例，所述从处理器包括从微处理单元、从时间打戳器和从锁相环，所述从微处理单元用于生成所述第一同步帧信号，所述从时间打戳器用于加上所述第一时间戳和所述第四时间戳，所述从锁相环用于根据所述第一时间戳、所述第二时间戳、所述第三时间戳和所述第四时间戳，得到基准时钟信号；所述主处理器均包括主微处理单元和主时间打戳器，所述主微处理单元用于生成所述第二同步帧信号，所述主时间打戳器用于加上所述第二时间戳和所述第三时间戳。

根据本发明的一个实施例，所述从锁相环具体用于，计算所述从时钟设备和所述主时钟设备之间的时间差，并根据所述时间差得到所述基准时钟信号，其中，所述时间差＝((t2-t1)+(t4-t3))/2，t1为所述第一时间戳、t2为所述第二时间戳、t3为所述第三时间戳、t4为所述第四时间戳t4。

根据本发明的一个实施例，所述从时钟设备还包括：电源开关、第一逻辑门、第二逻辑门和第一开关单元，所述第一逻辑门第一输入端连接至所述主处理器与所述电平转换单元的通信线路上，所述第一逻辑门第二输入端用以接收分压信号，所述第一开关单元的第一输入端与所述第一逻辑门的输出端连接，所述第二逻辑门的第一输入端与所述第一开关单元的输出端连接，所述第二逻辑门的输出端与所述电源开关连接；其中，所述主时钟设备上电后，周期性输出第一电平信号，在所述从时钟设备通电时，所述第一逻辑门根据所述第一电平信号和所述分压信号输出第二电平信号，所述第一开关单元根据所述第二电平信号输出第三电平信号，所述第二逻辑门根据所述第三电平信号打开所述电源开关，以唤醒所述从时钟设备。

根据本发明的一个实施例，所述从处理器还用于，在所述从时钟设备被唤醒后，在所述第一电平信号的间歇时段向所述主时钟设备发送反向握手信号，以使所述主时钟设备停止输出所述第一电平信号，并等待所述从时钟设备发送所述第一同步帧信号。

根据本发明的一个实施例，所述从时钟设备还包括：看门狗单元，所述看门狗单元输入端与所述从处理器连接，所述看门狗单元的输出端与所述第二逻辑门的第二输入端连接；其中，所述从时钟设备上电后，所述从处理器持续向所述看门狗单元输入第四电平信号，所述看门狗单元用于根据所述第四电平信号输出第五电平信号，以使所述第二逻辑门停止接收所述第三电平信号，并在接收到所述从处理器发送的休眠信号时，通过所述第二逻辑门断开所述电源开关，以使所述从时钟设备休眠。

根据本发明的一个实施例，所述从处理器还包括：帧头识别单元，与所述电平转换单元连接，用于监控所述主时钟设备输入的休眠指令；决策单元，与所述帧头识别单元和所述看门狗的输入端分别连接，用于在所述从时钟设备上电后，持续向所述看门狗单元输入第四电平信号，以及在所述帧头识别单元监测到休眠指令时，向所述看门狗单元输入所述休眠信号。

根据本发明的一个实施例，所述主处理器和所述从处理器采用可编程阵列逻辑电路FPGA或片上系统SOC。

根据本发明的一个实施例，所述第二逻辑门为逻辑或门。

为达到上述目的，本发明第二方面实施例提出一种域控制器，所述域控制器包括如本发明第一方面实施例提出的时间同步系统。

为达到上述目的，本发明第三方面实施例提出一种车辆，所述车辆包括如本发明第二方面实施例提出的域控制器。

本发明实施例的时间同步系统，从时钟设备的通过电平转换单元将从处理器生成的第一同步帧信号发送给主时钟设备，从时钟设备的从PHY芯片接收主时钟设备通过主PHY芯片反馈第二同步帧信号，并通过记录生成第一同步帧信号和接收到第二同步帧信号对应的第一时间戳和第四时间戳，以及主时钟设备接收第一同步帧信号和生成第二同步帧信号对应的第二时间戳和第三时间戳，计算得到基准时钟信号。该时间同步系统利用主从时钟设备中的处理器实现打戳功能和报文解析，记录和获取第一时间戳、第二时间戳、第三时间戳和第四时间戳，确定基准时钟信号，降低芯片的复杂度和技术难度，节约芯片制造成本。

附图说明

图1是本公开一个实施例的时间同步系统的结构示意图；

图2是本公开一个实施例的从处理器和主处理器的结构示意图；

图3是本公开一个实施例的从时钟设备的结构示意图；

图4是本公开一个实施例的同步帧信号的示意图；

图5是本公开一个实施例的域控制器的示意图；

图6是本公开一个实施例的车辆的示意图。

标号说明：100、时间同步系统；30、从时钟设备；20、主时钟设备；1、从处理器；2、电平转换单元；3、从PHY芯片；4、主处理器；5、主PHY芯片；6、从微处理单元；7、从锁相环；8、从时间打戳器；9、主微处理单元；10、主时间打戳器；11、电源开关；12、第一开关单元；13、第一逻辑门；14、第二逻辑门；15、看门狗单元；16、帧头识别单元；17、决策单元；200、域控制器；300、车辆。

具体实施方式

下面详细描述本公开的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本公开，而不能理解为对本公开的限制。

下面将结合说明书附图以及具体的实施方式对本公开实施例的时间同步系统进行详细地说明。

图1是本公开一个实施例的时间同步系统的结构示意图。如图1所示，时间同步系统100可包括：从时钟设备30和主时钟设备20，从时钟设备30可包括从处理器1、电平转换单元2和从PHY芯片3，从处理器1用于生成第一同步帧信号，并对第一同步帧信号加上第一时间戳，电平转换单元2用于将第一同步帧信号发送给主时钟设备20；主时钟设备20可包括主处理器4和主PHY芯片5，主处理器4用于对第一同步帧信号加上第二时间戳，并根据第一同步帧信号生成第二同步帧信号，对第二同步帧信号加上第三时间戳，主PHY芯片5用于将携带第二时间戳和第三时间戳的第二同步帧信号发送给从PHY芯片3；其中，从PHY芯片3用于提取第二同步帧信号携带的第二时间戳和第三时间戳，并发送给从处理器1，从处理器1还用于对第二同步帧信号加上第四时间戳，并根据第一时间戳、第二时间戳、第三时间戳和第四时间戳，得到基准时钟信号。

在本公开的实施例中，时间同步系统100可包括主时钟设备20和一个或多个从时钟设备30。在实现从时钟设备30与主时钟设备20的时间同步时，从时钟设备30可向主时钟设备20发送同步帧信号，以及接收主时钟设备20反馈的同步帧信号，并计算发送和接收的同步帧信号之间的时间差，即计算从时钟设备30与主时钟设备20之间的时间差，确定基准时钟信号，从而利用基准时钟信号，实现从时钟设备30与主时钟设备20的时间同步。

具体地，可利用从时钟设备30的从处理器1生成第一同步帧信号，并利用从处理器1对第一同步帧信号进行打戳，在第一同步帧信号中加上第一时间戳，记录第一同步帧信号的生成时间。从时钟设备30的电平转换单元2将第一同步帧信号传输给主时钟设备20。主时钟设备20的主处理器4接收第一同步帧信号，对第一同步帧信号进行打戳，在第一同步帧信号中加上第二时间戳，记录主时钟设备20接收到第一同步帧信号的时间，并生成第二同步帧信号。在生成第二同步帧信号时，利用主处理器4对第二同步帧信号打戳，在第二同步帧信号上加上第三时间戳，记录主时钟设备20生成第二同步帧信号的时间。需要说明的是，主时钟设备20在第二同步帧信号的时间戳域段上加第三时间戳的同时，也将第二时间戳也加入第二同步帧信号的时间戳域段。主时钟设备20的主PHY芯片5将携带第二时间戳和第三时间戳的第二同步帧信号发送给从时钟设备30的从PHY芯片3，从PHY芯片3识别第二同步帧信号携带的第二时间戳和第三时间戳并发送给从处理器1，从处理器1对第二同步帧信号打戳，加上第四时间戳，记录从时钟设备30接收到第二同步帧信号的时间。从处理器1根据第一时间戳、第二时间戳、第三时间戳和第四时间戳，得到基准时钟信号，实现从时钟设备30和主时钟设备20之间的时间同步。

需要说明的是，主PHY芯片5和从PHY芯片3之间通过网线相连并通信。

在本公开的实施例中，第一同步帧信号和第二同步帧信号均为上升沿信号。

具体地，主时钟设备20在接收到为上升沿信号的第一同步帧信号时，在第一同步帧信号的上升沿域段生成为上升沿信号的第二同步帧信号。需要说明的是，主时钟设备20在第一同步帧信号的上升沿域段生成为上升沿信号的第二同步帧信号时，记录生成第二同步帧信号的第三时间戳，并在上升沿域段，同时在第二同步帧信号的时间戳信息域段加入第二时间戳和第三时间戳。

在本公开的实施例中，如图2所示，从处理器1可包括从微处理单元6、从时间打戳器8和从锁相环7，从微处理单元6用于生成第一同步帧信号，从时间打戳器8用于加上第一时间戳和第四时间戳，从锁相环7用于根据第一时间戳、第二时间戳、第三时间戳和第四时间戳，得到基准时钟信号；主处理器4可包括主微处理单元9和主时间打戳器10，主微处理单元9用于生成第二同步帧信号，主时间打戳器10用于加上第二时间戳和第三时间戳。

具体地，在进行时间同步时，从处理器1的从微处理单元6生成第一同步帧信号，从时间打戳器8对从微处理单元6生成的第一同步帧信号打戳，在第一同步帧信号中加上第一时间戳，以记录第一同步帧信号的生成时间。主时钟设备20在接收到第一同步帧信号时，主时间打戳器10对接收到的第一同步帧信号进行打戳，在第一同步帧信号中加上第二时间戳，以记录主时钟设备20接收到第一同步帧信号的时间。主微处理单元9在第一同步帧信号的上升沿域段生成为上升沿信号的第二同步帧信号。主时间打戳器10对生成的第二同步帧信号进行打戳，在第二同步帧信号中加上第三时间戳。携带有第二时间戳和第三时间戳的第二同步帧信号通过主PHY芯片5传输给从时钟设备30。从时钟设备30的从PHY芯片3接收第二同步帧信号，并在接收到第二同步帧信号时，从时间打戳器8对第二同步帧信号打戳，在第二同步帧信号中加上第四时间戳，以记录从时钟设备30接收到第二同步帧信号的时间。从锁相环7获取第一时间戳，第二时间戳，第三时间戳和第四个时间戳，根据第一时间戳、第二时间戳、第三时间戳和第四时间戳计算得到基准时钟信号。

在本公开的实施例中，从锁相环7具体用于，计算从时钟设备30和主时钟设备20之间的时间差，并根据时间差得到基准时钟信号，其中，时间差＝((t2-t1)+(t4-t3))/2，t1为第一时间戳、t2为第二时间戳、t3为第三时间戳、t4为第四时间戳t4。

具体地，在第二同步帧信号的时间戳域段中携带有第二时间戳和第三时间戳。从PHY芯片3接收第二同步帧信号，并识别出第二同步帧信号中的第二时间戳和第三时间戳，从锁相环7获取第二时间戳和第三时间戳，并通过1588V2协议，结合第一时间戳t1和第四时间戳t4，计算从时钟设备30和主时钟设备20之间的时间差为：((t2-t1)+(t4-t3))/2，得出基准时钟信号。

在本公开的实施例中，如图3所示，从时钟设备30还可包括：电源开关11、第一逻辑门13、第二逻辑门14和第一开关单元12，第一逻辑门13第一输入端连接至主处理器4与电平转换单元2的通信线路上，第一逻辑门13第二输入端用以接收分压信号，第一开关单元12的第一输入端与第一逻辑门13的输出端连接，第二逻辑门14的第一输入端与第一开关单元12的输出端连接，第二逻辑门14的输出端与电源开关11连接；其中，主时钟设备20上电后，周期性输出第一电平信号，在从时钟设备30通电时，第一逻辑门13根据第一电平信号和分压信号输出第二电平信号，第一开关单元12根据第二电平信号输出第三电平信号，第二逻辑门14根据第三电平信号打开电源开关11，以唤醒从时钟设备30。

在本公开的实施例中，第二逻辑门14为逻辑或门。

具体地，从时钟设备30可利用电源开关11、第一逻辑门13、第二逻辑门14和第一开关单元12实现休眠唤醒功能。主时钟设备20上电后，周期性输出第一电平信号，其中，第一电平信号可为5V的高电平信号。第一电平信号输入第一逻辑门13的第一输入端，分压信号输入第一逻辑门13的第二输入端，其中，分压信号可为12V电平信号的分压信号，如4V分压信号。在从时钟设备30通电时，第一逻辑门13第一输入端接收第一电平信号，第二输入端接收分压信号。第一逻辑门13比较第一电平信号和分压信号，当第一电平信号周期出现5V的高电平信号，第一逻辑门13输出高电平信号。第一开关单元12接收到第一逻辑门13输出的高电平信号后，第一开关单元12输出高电平信号到第二逻辑门14，为逻辑或门的第二逻辑门14检测到高电平信号时，输出高电平信号，可直接打开电源开关11，实现了唤醒从时钟设备30机制。在从时钟设备30被唤醒后，可向发送主时钟设备20第一同步帧信号，获取基准时钟信号，实现与主时钟设备20的时间同步。

在本公开的实施例中，从处理器1还用于，在从时钟设备30被唤醒后，在第一电平信号的间歇时段向主时钟设备20发送反向握手信号，以使主时钟设备20停止输出第一电平信号，并等待从时钟设备30发送第一同步帧信号。

具体地，主时钟设备20周期发送第一电平信号，如5V电平信号，从时钟设备30接收5V电平信号并上电，从时钟设备30完成上电后。从时钟设备30在周期性的5V电平信号的间歇时段向主时钟设备20发送反向握手信号，如为连续2个周期为10K电平信号，主时钟设备20接收到握手信号后，停止发送第一电平信号即5V周期信号，等待从时钟设备30发送第一同步帧信号，开始正常的同步帧信号，并进入正常的通讯模式。

在本公开的实施例中，如图3所示，从时钟设备30还包括：看门狗单元15，看门狗单元15输入端与从处理器1连接，看门狗单元15的输出端与第二逻辑门14的第二输入端连接；其中，从时钟设备30上电后，从处理器1持续向看门狗单元15输入第四电平信号，看门狗单元15用于根据第四电平信号输出第五电平信号，以使第二逻辑门14停止接收第三电平信号，并在接收到从处理器1发送的休眠信号时，通过第二逻辑门14断开电源开关11，以使从时钟设备30休眠。

具体地，从时钟设备30上电后，从处理器1会持续给看门狗单元15输入周期性信号，使得看门狗单元15持续输出高电平，同时会切断第一开关单元12给第二逻辑门14的输入信号，此时从时钟设备30的上电信号由从处理器1自身控制。从处理器1监测主时钟设备20在帧域段中的休眠信号，在监测到休眠信号时，从处理器1不再给看门狗单元15输入周期性信号，从而导致看门狗单元15输出低电平信号，为逻辑或门的第二逻辑门14的第二输入端接收低电平信号，由于第二逻辑门14与第一开关单元12的连接已经断开，第二逻辑门14的第一输入端也接收不到高电平信号，此时第二逻辑门14输出低电平信号，使得电源开关11断开，从时钟设备30进入休眠。

在本公开的实施例中，从处理器1还包括：帧头识别单元16，与电平转换单元2连接，用于监控主时钟设备20输入的休眠指令；决策单元17，与帧头识别单元16和看门狗单元15的输入端分别连接，用于在从时钟设备30上电后，持续向看门狗单元15输入第四电平信号，以及在帧头识别单元16监测到休眠指令时，向看门狗单元15输入休眠信号。

具体地，从处理器1可利用帧头识别单元16监测主时钟设备20发送的同步帧信号的帧域段中是否有休眠信号，其中，休眠信号可为休眠唤醒电平，如连续2个周期为10K电平信号。其中，同步帧信号的格式如图4所示，同步帧信号可包括上升沿信息，时间戳信息和休眠唤醒信息。当帧头识别单元16识别到主时钟设备20发送的休眠指令时，即同步帧信号的帧域段中有休眠唤醒电平时，决策单元17向看门狗单元15输入休眠信号，看门狗单元15输出低电平，为逻辑或门的第二逻辑门14的第二输入端接收低电平信号，由于第二逻辑门14与第一开关单元12的连接已经断开，第二逻辑门14的第一输入端也接收不到高电平信号，第二逻辑门14输出低电平信号使得电源开关11断开，从时钟设备30进入休眠状态。

在本公开的实施例中，主处理器4和从处理器1可采用可编程阵列逻辑电路FPGA或片上系统SOC。

本公开实施例的时间同步系统，从时钟设备的通过电平转换单元将从处理器生成的第一同步帧信号发送给主时钟设备，从时钟设备的从PHY芯片接收主时钟设备通过主PHY芯片反馈第二同步帧信号。从时钟设备记录生成的第一同步帧信号时间和接收到第二同步帧信号的时间，以及获取主时钟设备接收第一同步帧信号时间以及生成第二同步帧信号的时间，确定基准时钟信号，并基于基准时钟信号实现与主时钟设备的时间同步和时钟同步。该时间同步系统基于单线输入输出物理链路的传递方式实现了协议的传输以及FPGA代码实现时间同步和时钟同步。

本公开实施例的时间同步系统，利用主从时钟设备中的处理器实现打戳功能和报文解析，记录和获取第一时间戳、第二时间戳、第三时间戳和第四时间戳，确定基准时钟信号，降低芯片的复杂度和技术难度，节约芯片制造成本。并且通过逻辑门单元、看门狗单元以及开关单元之间的控制，实现对时钟设备的唤醒和休眠功能，利用逻辑单元的组合实现了休眠唤醒机制，大大降低了设备的成本和芯片的复杂度，提升了设备的灵活性。

本发明实施例还提出了一种域控制器。

图5是本公开一个实施例的域控制器的示意图。如图5所示，域控制器200可包括如上述的时间同步系统100。

本发明实施例还提出了一种车辆。

图6是本公开一个实施例的车辆的示意图。如图6所示，车辆300包括如上述的域控制器200。

在本发明的实施例中，车辆利用上述域控制器中的时间同步系统，用于智能驾驶领域。

本发明实施例的域控制器和车辆，基于上述时间同步系统100，利用主从时钟设备中的处理器实现打戳功能和报文解析，记录和获取第一时间戳、第二时间戳、第三时间戳和第四时间戳，确定基准时钟信号，降低芯片的复杂度和技术难度，节约芯片制造成本。并且通过逻辑门单元、看门狗单元以及开关单元之间的控制，实现对时钟设备的唤醒和休眠功能，利用逻辑单元的组合实现了休眠唤醒机制，大大降低了设备的成本和芯片的复杂度，提升了设备的灵活性。

需要说明的是，在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，“计算机可读介质”可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。

应当理解，本公开的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

在本公开的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。

在本公开中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

尽管上面已经示出和描述了本公开的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本公开的限制，本领域的普通技术人员在本公开的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (12)

1.一种时间同步系统，其特征在于，所述系统包括：

从时钟设备，包括从处理器、电平转换单元和从PHY芯片，所述从处理器用于生成第一同步帧信号，并对所述第一同步帧信号加上第一时间戳，所述电平转换单元用于将所述第一同步帧信号发送给主时钟设备；

所述主时钟设备，包括主处理器和主PHY芯片，所述主处理器用于对所述第一同步帧信号加上第二时间戳，并根据所述第一同步帧信号生成第二同步帧信号，对所述第二同步帧信号加上第三时间戳，所述主PHY芯片用于将携带所述第二时间戳和所述第三时间戳的第二同步帧信号发送给所述从PHY芯片；

其中，所述从PHY芯片用于提取所述第二同步帧信号携带的所述第二时间戳和所述第三时间戳，并发送给所述从处理器，所述从处理器还用于对所述第二同步帧信号加上第四时间戳，并根据所述第一时间戳、所述第二时间戳、所述第三时间戳和所述第四时间戳，得到基准时钟信号。

2.根据权利要求1所述的时间同步系统，其特征在于，所述第一同步帧信号和所述第二同步帧信号均为上升沿信号。

3.根据权利要求1所述的时间同步系统，其特征在于，

所述从处理器包括从微处理单元、从时间打戳器和从锁相环，所述从微处理单元用于生成所述第一同步帧信号，所述从时间打戳器用于加上所述第一时间戳和所述第四时间戳，所述从锁相环用于根据所述第一时间戳、所述第二时间戳、所述第三时间戳和所述第四时间戳，得到基准时钟信号；

所述主处理器均包括主微处理单元和主时间打戳器，所述主微处理单元用于生成所述第二同步帧信号，所述主时间打戳器用于加上所述第二时间戳和所述第三时间戳。

4.根据权利要求3所述的时间同步系统，其特征在于，所述从锁相环具体用于，计算所述从时钟设备和所述主时钟设备之间的时间差，并根据所述时间差得到所述基准时钟信号，其中，所述时间差＝((t2-t1)+(t4-t3)/2，t1为所述第一时间戳、t2为所述第二时间戳、t3为所述第三时间戳、t4为所述第四时间戳t4。

5.根据权利要求1所述的时间同步系统，其特征在于，所述从时钟设备还包括：

电源开关、第一逻辑门、第二逻辑门和第一开关单元，所述第一逻辑门第一输入端连接至所述主处理器与所述电平转换单元的通信线路上，所述第一逻辑门第二输入端用以接收分压信号，所述第一开关单元的第一输入端与所述第一逻辑门的输出端连接，所述第二逻辑门的第一输入端与所述第一开关单元的输出端连接，所述第二逻辑门的输出端与所述电源开关连接；

其中，所述主时钟设备上电后，周期性输出第一电平信号，在所述从时钟设备通电时，所述第一逻辑门根据所述第一电平信号和所述分压信号输出第二电平信号，所述第一开关单元根据所述第二电平信号输出第三电平信号，所述第二逻辑门根据所述第三电平信号打开所述电源开关，以唤醒所述从时钟设备。

6.根据权利要求5所述的时间同步系统，其特征在于，所述从处理器还用于，在所述从时钟设备被唤醒后，在所述第一电平信号的间歇时段向所述主时钟设备发送反向握手信号，以使所述主时钟设备停止输出所述第一电平信号，并等待所述从时钟设备发送所述第一同步帧信号。

7.根据权利要求5所述的时间同步系统，其特征在于，所述从时钟设备还包括：

看门狗单元，所述看门狗单元输入端与所述从处理器连接，所述看门狗单元的输出端与所述第二逻辑门的第二输入端连接；

其中，所述从时钟设备上电后，所述从处理器持续向所述看门狗单元输入第四电平信号，所述看门狗单元用于根据所述第四电平信号输出第五电平信号，以使所述第二逻辑门停止接收所述第三电平信号，并在接收到所述从处理器发送的休眠信号时，通过所述第二逻辑门断开所述电源开关，以使所述从时钟设备休眠。

8.根据权利要求7所述的时间同步系统，其特征在于，所述从处理器还包括：

帧头识别单元，与所述电平转换单元连接，用于监控所述主时钟设备输入的休眠指令；

决策单元，与所述帧头识别单元和所述看门狗单元的输入端分别连接，用于在所述从时钟设备上电后，持续向所述看门狗单元输入第四电平信号，以及在所述帧头识别单元监测到休眠指令时，向所述看门狗单元输入所述休眠信号。

9.根据权利要求7所述的时间同步系统，其特征在于，所述主处理器和所述从处理器采用可编程阵列逻辑电路FPGA或片上系统SOC。

10.根据权利要求5所述的时间同步系统，其特征在于，所述第二逻辑门为逻辑或门。

11.一种域控制器，其特征在于，所述域控制器包括如权利要求1-10任一项所述的时间同步系统。

12.一种车辆，其特征在于，所述车辆包括如权利要求11所述的域控制器。