CN109710565B - Vpx机箱b码时统的逻辑实现系统及方法 - Google Patents

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Abstract

本发明涉及一种PX机箱B码时统的逻辑实现系统及方法，属于VPX机箱时间同步技术领域。本发明基于VPX机箱硬件架构，提出了一种B码时统的逻辑实现系统及方法，实现VPX机箱内各个主板的精确同步和对时，通过逻辑调度，实现时统网络内各个模块的正常驱动工作，配合完成同步和对时。其中通过对时统模块和X86主板加载B码驱动，可以实现VPX架构下微秒级的时间同步，对时的精度最低能达到1微秒。

Description

VPX机箱B码时统的逻辑实现系统及方法
技术领域
本发明属于VPX机箱时间同步技术领域，具体涉及一种VPX机箱B码时统的逻辑实现系统及方法。
背景技术
VPX架构作为VME架构的升级和替代，一经推出，就得到了军事、航空航天等高端应用领域的青睐。VPX架构，可以支持高速的互联及串行交换机结构，如SRIO、PCIE等，能够满足最苛刻的计算机模块和数字信号处理模块的要求。在对时序要求高的VPX架构中，需要实现多块主板的精确同步和对时。
发明内容
（一）要解决的技术问题
本发明要解决的技术问题是：为了实现VPX架构下多块主板的时间同步和对时，提出一种B码时统的逻辑实现系统及方法。
（二）技术方案
为了解决上述技术问题，本发明提供了一种VPX机箱B码时统的逻辑实现系统，包括位于VPX机箱中的时统模块以及N个X86主板，时统模块采用CPU+FPGA架构，其中，CPU选用PowerPC，用于调度整个时统网络，FPGA用于对外部的时间信息进行解码，并将解码的时间信息通过IDT桥片传给PowerPC，PowerPC接在IDT桥片的NT口，FPGA接在IDT桥片的非NT口，并且PowerPC和FPGA被划分在了IDT桥片的同一个区；X86主板接在IDT桥片的非NT口，用于接收时统模块分发的微秒级时间信息。
优选地，所述时统模块、X86主板、电源模块三者通过VPX总线连接。
优选地，所述时统模块还用于将FPGA B码驱动与IDT NT驱动整合，实现内核层FPGA B码数据获取，且将FPGA的Vendor ID和Device ID添加到IDT NT驱动的PCIE_Device_ID表，使IDT NT驱动可以扫描到FPGA设备，在IDT NT驱动通过PCIE总线扫描到FPGA设备后执行FPGA访问内存的映射。
优选地，所述时统模块还用于在IDT NT驱动加载完成，数据链路建立完毕后，开启内核线程实现FPGA B码数据到X86主板对应的本地内存的拷贝。
优选地，所述X86主板还用于通过加载B码驱动，实现B码时间的解析、守时状态的更新以及B码时间的校准。
优选地，所述X86主板用于获取时统模块分发的微秒级时间信息，具体为：首先，用户需要打开B码设备，调用B码库提供的接口函数bcode_open()；成功返回0，失败返回非0，B码设备打开后，调用B码库的获取B码时间函数ret = get_bcode_info(&bcode_buf)，成功返回0，超时返回-1，其他值为错误状态，获得的B码时间信息保存在bcode_buf里面，当不需要获取B码的时候，调用bcode_close()函数关闭B码设备。
优选地，所述系统还包括用于为时统模块以及N个X86主板供电的电源模块。
本发明还提供了一种利用所述的系统实现的B码时统的逻辑实现方法，包括以下步骤：
步骤一：系统上电之后，时统模块使IDT NT驱动可以扫描到FPGA设备；
步骤二：时统模块实现FPGA B码数据到x86节点对应的本地内存的拷贝；
步骤三：X86主板实现B码时间的解析、守时状态的更新以及B码时间的校准；
步骤四：X86主板获取时统模块分发的微秒级时间信息。
（三）有益效果
本发明基于VPX机箱硬件架构，提出了一种B码时统的逻辑实现系统及方法，实现VPX机箱内各个主板的精确同步和对时，通过逻辑调度，实现时统网络内各个模块的正常驱动工作，配合完成同步和对时。其中通过对时统模块和X86主板加载B码驱动，可以实现VPX架构下微秒级的时间同步，对时的精度最低能达到1微秒。
附图说明
图1是本发明系统中VPX机箱内部模块组成示意图；
图2是本发明中probe函数执行流程图；
图3是本发明中Thread_func函数执行流程图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
结合图1 所示的VPX机箱内部模块组成示意图、图 2 所示的probe函数执行流程图、图3所示的Thread_func函数执行流程图、获取B码时间接口函数执行流程以及B码demo程序流程，下面对本发明方法作进一步描述。
本发明提供的一种VPX机箱B码时统的逻辑实现系统包括位于VPX机箱中的时统模块以及N个X86主板，时统模块采用CPU+FPGA架构，其中，CPU选用PowerPC，负责调度整个时统网络，FPGA负责对外部的时间信息进行解码，并将解码的时间信息通过IDT桥片传给PowerPC，PowerPC接在IDT桥片的NT口，FPGA接在IDT桥片的非NT口，并且PowerPC和FPGA被划分在了IDT桥片的同一个区；X86主板接在IDT桥片的NT口，负责接收时统模块分发的时间信息。
时统模块还用于将FPGA B码驱动与IDT NT驱动整合，实现内核层FPGA B码数据获取。将FPGA的Vendor ID和Device ID添加到IDT NT驱动的PCIE_Device_ID表，使IDT NT驱动可以扫描到FPGA设备，在IDT NT驱动通过PCIE总线扫描到FPGA设备后执行FPGA访问内存的映射。在IDT NT驱动加载完成，数据链路建立完毕后，开启内核线程实现FPGA B码数据到x86节点对应的本地内存的拷贝。
X86主板用于通过加载B码驱动，主要实现了mmap机制，mmap函数可以将内核空间的内存空间映射到上层应用的内存地址空间，免去了read、write、ioctl函数调用时带来的系统开销，主要实现了B码时间的解析、守时状态的更新以及B码时间的校准，给用户呈现简单易用的接口函数。
如图1所示，时统模块内部的PowerPC和FPGA分别接在IDT桥片的NT接口和非NT接口上，X86主板节点在时统网络内，通过VPX总线也接在IDT桥片的NT口上；PowerPC和X86均为RC，而FPGA为EP，因为PowerPC和FPGA被划分在了IDT桥片的同一个区，因此PowerPC可以直接访问FPGA。
如图2所示，为时统模块的probe函数驱动，将FPGA的Vendor ID和Device ID添加到IDT NT驱动的PCIE_Device_ID表，使IDT NT驱动可以扫描到FPGA设备，在IDT NT驱动通过PCIE总线扫描到FPGA设备后执行FPGA访问内存的映射。
如图3所示，为时统模块的Thread_func函数驱动，在IDT NT驱动加载完成，数据链路建立完毕后，开启内核线程实现FPGA B码数据到x86节点对应的本地内存的拷贝。
X86主板的B码时间接口函数驱动实现了B码时间的解析、守时状态的更新以及B码时间的校准。
X86主板的B码demo程序驱动流程中，首先，用户需要打开B码设备，调用B码库提供的接口函数bcode_open();成功返回0，失败返回非0，B码设备打开后，调用B码库的获取B码时间函数ret = get_bcode_info(&bcode_buf)，成功返回0，超时返回-1，其他值为错误状态，获得的B码时间信息保存在bcode_buf里面，当不需要获取B码的时候，调用bcode_close()函数关闭B码设备。
利用上述系统实现的B码时统的逻辑实现方法包括以下步骤：
步骤一：系统上电之后，时统模块执行probe函数驱动，使IDT NT驱动可以扫描到FPGA设备；
步骤二：时统模块执行Thread_func函数驱动，实现FPGA B码数据到x86节点对应的本地内存的拷贝；
步骤三：X86主板执行获取B码时间接口函数驱动，实现了B码时间的解析、守时状态的更新以及B码时间的校准；
步骤四：X86主板执行B码demo程序，获取时统模块分发的微秒级时间信息。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (6)

1.一种VPX机箱B码时统的逻辑实现系统，其特征在于，包括位于VPX机箱中的时统模块以及N个X86主板，时统模块采用CPU+FPGA架构，其中，CPU选用PowerPC，用于调度整个时统网络，FPGA用于对外部的时间信息进行解码，并将解码的时间信息通过IDT桥片传给PowerPC，PowerPC接在IDT桥片的NT口，FPGA接在IDT桥片的非NT口，并且PowerPC和FPGA被划分在了IDT桥片的同一个区；X86主板接在IDT桥片的非NT口，用于接收时统模块分发的微秒级时间信息，N为整数；
所述X86主板还用于通过加载B码驱动，实现B码时间的解析、守时状态的更新以及B码时间的校准；所述X86主板实现了mmap机制，mmap函数可以将内核空间的内存空间映射到上层应用的内存地址空间;
所述时统模块还用于将FPGA B码驱动与IDT NT驱动整合，实现内核层FPGA B码数据获取，且将FPGA的Vendor ID和Device ID添加到IDT NT驱动的PCIE_Device_ID表，使IDT NT驱动可以扫描到FPGA设备，在IDT NT驱动通过PCIE总线扫描到FPGA设备后执行FPGA访问内存的映射。
2.如权利要求1所述的系统，其特征在于，所述时统模块还用于在IDT NT驱动加载完成，数据链路建立完毕后，开启内核线程实现FPGA B码数据到X86主板对应的本地内存的拷贝。
3.如权利要求1所述的系统，其特征在于，所述X86主板用于获取时统模块分发的微秒级时间信息，具体为：首先，用户需要打开B码设备，调用B码库提供的接口函数bcode_open()；成功返回0，失败返回非0，B码设备打开后，调用B码库的获取B码时间函数ret = get_bcode_info(&bcode_buf)，成功返回0，超时返回-1，其他值为错误状态，获得的B码时间信息保存在bcode_buf里面，当不需要获取B码的时候，调用bcode_close()函数关闭B码设备。
4.如权利要求1至3中任一项所述的系统，其特征在于，所述系统还包括用于为时统模块以及N个X86主板供电的电源模块。
5.如权利要求4所述的系统，其特征在于，所述时统模块、X86主板、电源模块三者通过VPX总线连接。
6.一种利用如权利要求1至5中任一项所述的系统实现的B码时统的逻辑实现方法，其特征在于，包括以下步骤：
步骤一：系统上电之后，时统模块使IDT NT驱动可以扫描到FPGA设备；
步骤二：时统模块实现FPGA B码数据到x86节点对应的本地内存的拷贝；
步骤三：X86主板实现B码时间的解析、守时状态的更新以及B码时间的校准；
步骤四：X86主板获取时统模块分发的微秒级时间信息。
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