CN112328002A - 一种继电保护装置多板卡时间同步方法及系统 - Google Patents

Abstract

本发明公开了一种继电保护装置多板卡时间同步方法及系统，其中方法包括如下步骤：获取多板卡的配置信息；依据配置信息，将一板卡设置为主钟板卡，获取板卡连接的外部对时源类型，将其他板卡设置为从钟板卡；判断主钟板卡是否连接有外部对时源；如主钟板卡与外部对时源连接，控制主钟板卡获取外部对时源的时间信息，并将向从钟板卡传输自定义时间码流；如主钟板卡未与外部对时源连接，则控制主钟板卡进行内部守时，并将向从钟板卡传输自定义时间码流。通过将一板卡设置为主钟板卡，其他板卡设置为从钟板卡，具有主钟板卡选取灵活的优点，实现了多个板卡的运行时间同步，缩小了各板卡之间的时间偏差，提高了各板卡时间同步的准确率。

Description

一种继电保护装置多板卡时间同步方法及系统

技术领域

本发明涉及电力设备控制技术领域，特别涉及一种继电保护装置多板卡时间同步方法及系统。

背景技术

在继电保护领域中，保护装置的功能越来越复杂，运行速度越来越快，保护装置的功能需要采用多板卡协同工作才能实现。目前的继电保护装置至少需要人机交互板卡、保护控制板卡、开关量板卡以及交流互感器板卡四个板卡组成。各板卡之间的配合和信息传输需要同步运行，即各板卡的运行时间差需要控制在一定的误差范围内。

发明内容

本发明实施例的目的是提供一种继电保护装置多板卡时间同步方法及系统，通过将一板卡设置为主钟板卡，其他板卡设置为从钟板卡，具有主钟板卡选取灵活的优点，实现了多个板卡的运行时间同步，缩小了各板卡之间的时间偏差，提高了各板卡时间同步的准确率。

为解决上述技术问题，本发明实施例的第一方面提供了一种继电保护装置多板卡时间同步方法，包括如下步骤：

获取所述多板卡的配置信息；

依据所述配置信息，将一所述板卡设置为主钟板卡，获取所述板卡连接的外部对时源类型，将其他所述板卡设置为从钟板卡；

判断所述主钟板卡是否连接有外部对时源；

如所述主钟板卡与所述外部对时源连接，控制所述主钟板卡获取所述外部对时源的时间信息，并将向所述从钟板卡传输自定义时间码流；

如所述主钟板卡未与所述外部对时源连接，则控制所述主钟板卡进行内部守时，并将向所述从钟板卡传输自定义时间码流。

进一步地，所述外部对时源类型包括：B码对时、秒脉冲对时和分脉冲对时。

进一步地，所述多板卡包括：CPU和FPGA；

所述获取所述外部对时源类型并控制所述主钟板卡获取所述外部对时源的时间信息，包括：

控制所述主钟板卡的CPU获取所述配置信息中的所述外部对时源类型；

所述主钟板卡的FPGA获取所述CPU中的所述外部对时源类型，依据所述外部对时源类型进行解码，获取所述外部对时源的所述时间信息并进行对时。

进一步地，所述获取所述外部对时源的所述时间信息并进行对时，包括：

依据所述外部对时源的所述时间信息，控制所述FPGA在整秒时刻向所述CPU触发秒脉冲中断以及具体的时间信息；

控制所述CPU将系统时间在秒脉冲中断时刻整秒对齐清0，并获取所述时间信息进行对时。

进一步地，所述控制所述主钟板卡进行内部守时，包括：

控制所述主钟板卡的所述FPGA通过内部守时模块生成守时秒脉冲中断；

控制所述CPU以所述守时秒脉冲中断为基准整秒对齐；

控制所述FPGA以所述守时秒脉冲中断为基准向外发送自定义时间码流。

相应地，本发明实施例的第二方面提供了一种继电保护装置多板卡时间同步系统，包括：

获取模块，其用于获取所述多板卡的配置信息；

设置模块，其用于依据所述配置信息，将一所述板卡设置为主钟板卡，获取所述板卡连接的外部对时源类型，将其他所述板卡设置为从钟板卡；

判断模块，其用于判断所述主钟板卡是否连接有外部对时源；

控制模块，其用于在所述主钟板卡与所述外部对时源连接时，控制所述主钟板卡获取所述外部对时源的时间信息，并将向所述从钟板卡传输自定义时间码流；

所述控制模块还用于在所述主钟板卡未与所述外部对时源连接时，则控制所述主钟板卡进行内部守时，并将向所述从钟板卡传输自定义时间码流。

进一步地，所述外部对时源类型包括：B码对时、秒脉冲对时和分脉冲对时。

进一步地，所述多板卡包括：CPU和FPGA；

所述控制模块包括：

第一控制单元，其用于控制所述主钟板卡的CPU获取所述配置信息中的所述外部对时源类型；

第二控制单元，其用于所述主钟板卡的FPGA获取所述CPU中的所述外部对时源类型，依据所述外部对时源类型进行解码，获取所述外部对时源的所述时间信息并进行对时。

进一步地，所述第二控制单元包括：

第一控制子单元，其用于依据所述外部对时源的所述时间信息，控制所述FPGA在整秒时刻向所述CPU触发秒脉冲中断以及具体的时间信息；

第二控制子单元，其用于控制所述CPU将系统时间在秒脉冲中断时刻整秒对齐清0，并获取所述时间信息进行对时。

进一步地，所述控制模块还包括：

第三控制单元，其用于控制所述主钟板卡的所述FPGA通过内部守时模块生成守时秒脉冲中断；

第四控制单元，其用于控制所述CPU以所述守时秒脉冲中断为基准整秒对齐；

第五控制单元，其用于控制所述FPGA以所述守时秒脉冲中断为基准向外发送自定义时间码流。

本发明实施例的上述技术方案具有如下有益的技术效果：

通过将一板卡设置为主钟板卡，其他板卡设置为从钟板卡，具有主钟板卡选取灵活的优点，实现了多个板卡的运行时间同步，缩小了各板卡之间的时间偏差，提高了各板卡时间同步的准确率。

附图说明

图1是本发明实施例提供的继电保护装置多板卡时间同步原理图；

图2是本发明实施例提供的板卡硬件架构框图；

图3是本发明实施例提供的继电保护装置多板卡时间同步方法流程图；

图4是本发明实施例提供的板卡FPGA内部时间同步模块功能框图；

图5是本发明实施例提供的分脉冲对时模式生成秒脉冲中断的示意图；

图6是本发明实施例提供的继电保护装置多板卡时间同步系统模块图；

图7是本发明实施例提供的控制模块框图；

图8是本发明实施例提供的第二控制单元框图。

附图标记：

1、获取模块，2、设置模块，3、判断模块，4、控制模块，41、第一控制单元，42、第二控制单元，421、第一控制子单元，422、第二控制子单元，423、第三控制子单元，424、第四控制子单元，425、第五控制子单元。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

图1是本发明实施例提供的继电保护装置多板卡时间同步原理图。

图2是本发明实施例提供的板卡硬件架构框图。

请参照图1和图2，继电保护装置包括：人机板卡、保护控制板卡、开关量控制板卡以及其它一些扩展板卡。各板卡的硬件设计架构均采用CPU+FPGA模式实现，如图2所示，CPU负责板卡时间信息管理以及对时模式的配置，FPGA负责对时、守时、编解码等功能。FPGA内部集成有B码对时模块、秒脉冲对时模块和分脉冲对时模块。在继电保护装置上电后，CPU初始化完成后首先加载FPGA程序，FPGA和CPU开始正常工作。

图3是本发明实施例提供的继电保护装置多板卡时间同步方法流程图。

图4是本发明实施例提供的板卡FPGA内部时间同步模块功能框图

请参照图3和图4，本发明实施例的第一方面提供了一种继电保护装置多板卡时间同步方法，包括如下步骤：

S100，获取多板卡的配置信息。

S200，依据配置信息，将一板卡设置为主钟板卡，获取板卡连接的外部对时源类型，将其他板卡设置为从钟板卡。

S300，判断主钟板卡是否连接有外部对时源。

S400，如主钟板卡与外部对时源连接，控制主钟板卡获取外部对时源的时间信息，并将向从钟板卡传输自定义时间码流。

S500，如主钟板卡未与外部对时源连接，则控制主钟板卡进行内部守时，并将向从钟板卡传输自定义时间码流。

控制CPU解析配置文件，从配置文件中获取本板卡的配置信息，进而设置本板卡为主钟板卡或者从钟板卡。如果是主钟板卡，则CPU需要将FPGA配置为外部对时，并设置FPGA外部对时源类型(B码、秒脉冲或者分脉冲)，FPGA需要向背板总线发送自定义时间码流；如果是从钟板卡，则需要将FPGA配置为内部对时，并从背板总线接收自定义时间码流。

在有外部对时源的情况下，各板卡运行时间不仅同步，而且均与外部对时源对齐；在没有外部对时源的情况下，各板卡运行时间跟随主钟板卡FPGA守时模块运行时间，不仅保证了各板卡运行时间同步，而且各板卡运行时间能够最大程度地缩小与外部对时源的时间偏差。

具体的，外部对时源类型包括：B码对时、秒脉冲对时和分脉冲对时。

在本发明实施例的实施方式中，若干个板卡均包括：CPU和FPGA。各板卡既可配置为主钟板卡也可配置为从钟板卡，应用灵活方便；内部传输的自定义时间码流通过FPGA实现编码和解码，编码精度和解码精度高，实现简单可靠；自定义时间码流通过485总线进行传输，传输方向通过FPGA进行控制，不仅实现灵活简单，而且可扩展性强。此外，自定义时间码流传输协议如表1所示，实现简单、稳定、可靠。

表1

信息类型	长度	内容
			帧头	16bit	2个字节的0xCB
秒时间信息	8bit	数据范围为0-59
			分时间信息	8bit	数据范围为0-59
时	8bit	数据范围为0-23
			天1(天数低字节)	8bit	数据范围为0-255
天2(天数的高字节)	8bit	数据范围为0-1
			年(年数的十位以下)	8bit	数据范围0-99
保留字节	8bit	固定为0x5a
			保留字节	8bit	固定为0x5a
校验1	8bit	数据范围为0-255
			校验2	8bit	数据范围为0-255

具体的，在步骤S400中，获取外部对时源类型并控制主钟板卡获取外部对时源的时间信息，包括：

S410，控制主钟板卡的CPU获取配置信息中的外部对时源类型。

S420，主钟板卡的FPGA获取CPU中的外部对时源类型，依据外部对时源类型进行解码，获取外部对时源的时间信息并进行对时。

进一步地，步骤S420中，获取外部对时源的时间信息并进行对时，包括：

S421依据外部对时源的时间信息，控制FPGA在整秒时刻向CPU触发秒脉冲中断以及具体的时间信息。

S422，控制CPU将系统时间在秒脉冲中断时刻整秒对齐清0，并获取时间信息进行对时。

具体的，步骤S500中，控制主钟板卡进行内部守时，包括：

S510，控制主钟板卡的FPGA通过内部守时模块生成守时秒脉冲中断；

S520，控制CPU以守时秒脉冲中断为基准整秒对齐；

S530，控制FPGA以守时秒脉冲中断为基准向外发送自定义时间码流。

图5是本发明实施例提供的分脉冲对时模式生成秒脉冲中断的示意图。

进一步地，请参照图5，如果CPU将对时源配置为外部B码，FPGA内部逻辑设计的B码解码模块对输入的B码进行解码，将解析出的时间信息存入寄存器，并在B码秒基准时刻触发CPU中断。CPU在中断时刻对系统时间整秒对齐并从FPGA读取时间信息；如果CPU将对时源配置为外部秒脉冲，FPGA内部逻辑设计的秒脉冲对时模块对输入的秒脉冲进行判断确认，并在秒脉冲上升沿时刻触发CPU中断。CPU在中断时刻将系统时间整秒对齐，秒脉冲对时情况下CPU不从FPGA获取具体时间信息；如果是分脉冲对时，FPGA内部逻辑设计的分脉冲对时模块对输入的分脉冲进行判断确认，并以分脉冲为基准模拟输出60个秒脉冲中断，如图4所示。每分钟模拟输出的第1个秒脉冲中断与外部输入分脉冲对齐，之后再模拟输出59个模拟秒脉冲中断。模拟输出的秒脉冲间隔为以上一分钟的分脉冲时间间隔60等分。FPGA生成模拟秒脉冲中断的同时提供一个状态寄存器接口，CPU通过状态寄存器判断哪一个秒脉冲中断与分脉冲对齐。如果当前秒脉冲中断与外部分脉冲对齐，即整分时刻，则CPU将系统时间整分钟对齐；如果当前秒脉冲中断没有与外部分脉冲对齐，则CPU仅将系统时间整秒对齐。

没有外部对时源的情况下，FPGA通过内部逻辑设计的守时模块生成秒脉冲中断。有外部对时源时，守时模块实时统计外部对时源的整秒间隔tick数并存储。失去外部对时源后，守时模块以上一次对时秒脉冲中断为起始，以存储的间隔tick数为样本开始输出守时秒脉冲中断。失去外部对时源后CPU开始在守时秒脉冲中断时刻进行整秒清0，即CPU的系统时间跟随FPGA的守时模块运行。

此外，板卡作为主钟板卡运行时，FPGA需要向外输出内部自定义时间码流。CPU在限定的时间内将时间信息传输给FPGA，自定义时间码流生成模块将时间信息编码输出。有外部对时源时，自定义时间码流生成模块以对时秒脉冲中断为整秒时刻开始编码输出，在没有外部对时源时，自定义时间码流生成模块以守时秒脉冲中断为整秒时刻开始输出。按照协议设计，帧头为0xCB，波特率为1kbps，码流的输出方式参照UART编码，以串行方式输出。CPU需要在帧头编码输出完成以前将时间信息传输给FPGA，帧头2个字节，所以CPU需要在触发中断后的22ms内将时间信息传输给FPGA。整帧数据共12个字节，定长模式，传输时间为132ms。两帧报文之间的空闲态时间为868ms。表1为自定义协议的具体内容，其中0xCB为帧头，校验方式采用CRC16-CCITT。

而板卡作为从钟板卡运行时，FPGA内部设计有自定义时间码流解析模块。长时间的空闲态后检测到的下降沿时刻为整秒时刻，自定义时间码流的解析模块按照表1所示协议进行解析和校验。CPU在整秒时刻进行秒对齐并从FPGA获取时间信息，从而实现从钟板卡与主钟板卡的时间同步运行。

图6是本发明实施例提供的继电保护装置多板卡时间同步系统模块图。

相应地，请参照图6，本发明实施例的第二方面提供了一种继电保护装置多板卡时间同步系统，包括：获取模块1、设置模块2、判断模块3和控制模块4。获取模块1用于获取多板卡的配置信息；设置模块2用于依据配置信息，将一板卡设置为主钟板卡，获取板卡连接的外部对时源类型，将其他板卡设置为从钟板卡；判断模块3用于判断主钟板卡是否连接有外部对时源；控制模块4用于在主钟板卡与外部对时源连接时，控制主钟板卡获取外部对时源的时间信息，并将向从钟板卡传输自定义时间码流；控制模块4还用于在主钟板卡未与外部对时源连接时，则控制主钟板卡进行内部守时，并将向从钟板卡传输自定义时间码流。

具体的，外部对时源类型包括：B码对时、秒脉冲对时和分脉冲对时。

图7是本发明实施例提供的控制模块框图。

进一步地，请参照图7，控制模块4包括：第一控制单元41和第二控制单元42。第一控制单元41用于控制主钟板卡的CPU获取配置信息中的外部对时源类型；第二控制单元42用于主钟板卡的FPGA获取CPU中的外部对时源类型，依据外部对时源类型进行解码，获取外部对时源的时间信息并进行对时。

图8是本发明实施例提供的第二控制单元框图。

可选的，请参照图8，第二控制单元42包括：第一控制子单元421和第二控制子单元422。第一控制子单元421用于依据外部对时源的时间信息，控制FPGA在整秒时刻向CPU触发秒脉冲中断以及具体的时间信息；第二控制子单元422用于CPU将系统时间在秒脉冲中断时刻整秒对齐清0，并获取时间信息进行对时。

进一步地，控制模块42还包括：第三控制单元423、第四控制单元424和第五控制单元425。第三控制单元423用于控制主钟板卡的FPGA通过内部守时模块生成守时秒脉冲中断；第四控制单元424用于控制CPU以守时秒脉冲中断为基准整秒对齐；第五控制单元425用于控制FPGA以守时秒脉冲中断为基准向外发送自定义时间码流。

本发明实施例旨在保护一种继电保护装置多板卡时间同步方法及系统，其中方法包括如下步骤：获取多板卡的配置信息；依据配置信息，将一板卡设置为主钟板卡，获取板卡连接的外部对时源类型，将其他板卡设置为从钟板卡；判断主钟板卡是否连接有外部对时源；如主钟板卡与外部对时源连接，控制主钟板卡获取外部对时源的时间信息，并将向从钟板卡传输自定义时间码流；如主钟板卡未与外部对时源连接，则控制主钟板卡进行内部守时，并将向从钟板卡传输自定义时间码流。上述技术方案具备如下效果：

通过将一板卡设置为主钟板卡，其他板卡设置为从钟板卡，具有主钟板卡选取灵活的优点，实现了多个板卡的运行时间同步，缩小了各板卡之间的时间偏差，提高了各板卡时间同步的准确率。

应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (10)

1.一种继电保护装置多板卡时间同步方法，其特征在于，包括如下步骤：

获取所述多板卡的配置信息；

依据所述配置信息，将一所述板卡设置为主钟板卡，获取所述板卡连接的外部对时源类型，将其他所述板卡设置为从钟板卡；

判断所述主钟板卡是否连接有外部对时源；

如所述主钟板卡与所述外部对时源连接，控制所述主钟板卡获取所述外部对时源的时间信息，并将向所述从钟板卡传输自定义时间码流；

如所述主钟板卡未与所述外部对时源连接，则控制所述主钟板卡进行内部守时，并将向所述从钟板卡传输自定义时间码流。

2.根据权利要求1所述的继电保护装置多板卡时间同步方法，其特征在于，

所述外部对时源类型包括：B码对时、秒脉冲对时和分脉冲对时。

3.根据权利要求1所述的继电保护装置多板卡时间同步方法，其特征在于，所述多板卡包括：CPU和FPGA；

所述获取所述外部对时源类型并控制所述主钟板卡获取所述外部对时源的时间信息，包括：

控制所述主钟板卡的CPU获取所述配置信息中的所述外部对时源类型；

所述主钟板卡的FPGA获取所述CPU中的所述外部对时源类型，依据所述外部对时源类型进行解码，获取所述外部对时源的所述时间信息并进行对时。

4.根据权利要求3所述的继电保护装置多板卡时间同步方法，其特征在于，所述获取所述外部对时源的所述时间信息并进行对时，包括：

依据所述外部对时源的所述时间信息，控制所述FPGA在整秒时刻向所述CPU触发秒脉冲中断以及具体的时间信息；

控制所述CPU将系统时间在秒脉冲中断时刻整秒对齐清0，并获取所述时间信息进行对时。

5.根据权利要求1所述的继电保护装置多板卡时间同步方法，其特征在于，所述控制所述主钟板卡进行内部守时，包括：

控制所述主钟板卡的所述FPGA通过内部守时模块生成守时秒脉冲中断；

控制所述CPU以所述守时秒脉冲中断为基准整秒对齐；

控制所述FPGA以所述守时秒脉冲中断为基准向外发送自定义时间码流。

6.一种继电保护装置多板卡时间同步系统，其特征在于，包括：

获取模块，其用于获取所述多板卡的配置信息；

设置模块，其用于依据所述配置信息，将一所述板卡设置为主钟板卡，获取所述板卡连接的外部对时源类型，将其他所述板卡设置为从钟板卡；

判断模块，其用于判断所述主钟板卡是否连接有外部对时源；

控制模块，其用于在所述主钟板卡与所述外部对时源连接时，控制所述主钟板卡获取所述外部对时源的时间信息，并将向所述从钟板卡传输自定义时间码流；

所述控制模块还用于在所述主钟板卡未与所述外部对时源连接时，则控制所述主钟板卡进行内部守时，并将向所述从钟板卡传输自定义时间码流。

7.根据权利要求6所述的继电保护装置多板卡时间同步系统，其特征在于，

所述外部对时源类型包括：B码对时、秒脉冲对时和分脉冲对时。

8.根据权利要求6所述的继电保护装置多板卡时间同步系统，其特征在于，所述多板卡包括：CPU和FPGA；

所述控制模块包括：

第一控制单元，其用于控制所述主钟板卡的CPU获取所述配置信息中的所述外部对时源类型；

第二控制单元，其用于所述主钟板卡的FPGA获取所述CPU中的所述外部对时源类型，依据所述外部对时源类型进行解码，获取所述外部对时源的所述时间信息并进行对时。

9.根据权利要求8所述的继电保护装置多板卡时间同步系统，其特征在于，所述第二控制单元包括：

第一控制子单元，其用于依据所述外部对时源的所述时间信息，控制所述FPGA在整秒时刻向所述CPU触发秒脉冲中断以及具体的时间信息；

第二控制子单元，其用于控制所述CPU将系统时间在秒脉冲中断时刻整秒对齐清0，并获取所述时间信息进行对时。

10.根据权利要求6所述的继电保护装置多板卡时间同步系统，其特征在于，所述控制模块还包括：

第三控制单元，其用于控制所述主钟板卡的所述FPGA通过内部守时模块生成守时秒脉冲中断；

第四控制单元，其用于控制所述CPU以所述守时秒脉冲中断为基准整秒对齐；

第五控制单元，其用于控制所述FPGA以所述守时秒脉冲中断为基准向外发送自定义时间码流。

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