CN205594496U - 一种基于fpga的系统对时装置 - Google Patents
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Abstract
本实用新型公开了一种基于FPGA的系统对时装置，包括主站电路模块和多个从站电路模块；主站电路模块和多个从站电路模块通过BLVDS总线电连接；主站电路模块包括依次顺连的CPU芯片、GPMC接口和第一FPGA芯片，第一FPGA芯片包括顺次连接的时间设置寄存器、内部时钟模块、IRIG‑B编码模块和第一BLVDS编解码模块，IRIG‑B编码模块的输出端还与第一CPU芯片的输入端连接；多个从站电路模块均包括第二FPGA芯片和第二CPU芯片，第二FPGA芯片包括第二BLVDS编解码模块。本实用新型根据IRIG‑B的时序，利用FPGA编写IRIG‑B发送模块，按照IRIG‑B编码格式发送信号，利用BLVDS总线，将编码发送至各个对时卡件，解决各个卡件对时的问题。
Description
技术领域
本实用新型属于监测设备领域，具体涉及一种基于FPGA的系统对时装置。
背景技术
当一台装置存在多块记录事件的卡件时，记录事件时间的实时性和同步性的问题往往值得关注。现有技术中，通常采用网络对时或者IRIG-B对时，网络对时误差延迟大，无法应用在时间精度较高的场合；IRIG-B(InterRange Instrumentation Group)对时，简称B码对时，其在稳定性和可靠性高被广泛应用在工控领域，但是IRIG-B对时需要外部时钟源，在无法接入时钟源的情况下，无法完成各个卡件的对时。因此，在缺少外部对时源的情况下，如何产生内部对时源，以及通过何种方式进行对时，成为解决对时问题的关键。
实用新型内容
针对上述问题，本实用新型提出一种基于FPGA的系统对时装置，利用FPGA模拟IRIG-B的格式，编写IRIG-B编码模块，利用BLVDS总线，将编码发送至各个对时卡件。解决各个卡件对时同问题。
实现上述技术目的，达到上述技术效果，本实用新型通过以下技术方案实现：
一种基于FPGA的系统对时装置，包括主站电路模块和多个从站电路模块；所述主站电路模块和多个从站电路模块通过BLVDS总线电连接；所述主站电路模块包括依次顺连的CPU芯片、GPMC接口和第一FPGA芯片，所述第一FPGA芯片包括顺次连接的时间设置寄存器、内部时钟模块、IRIG-B编码模块和第一BLVDS编解码模块，所述IRIG-B编码模块的输出端还与第一CPU芯片的输入端连接，用于第一CPU芯片进行IRIG-B信号解码；所述多个从站电路模块均包括第二FPGA芯片和第二CPU芯片，第二FPGA芯片包括第二BLVDS编解码模块，第二CPU芯片用于进行IRIG-B信号解码。
作为本实用新型的进一步改进，所述IRIG-B编码模块的输出端通过IRIG-B信号线与第一CPU芯片的输入端连接。
作为本实用新型的进一步改进，所述IRIG-B编码模块同时向第一BLVDS编解码模块和第一CPU芯片发送数据。
作为本实用新型的进一步改进，所述第二BLVDS编解码模块与第二CPU芯片通过IRIG-B信号线连接。
一种基于FPGA的系统对时装置的对时方法，包括以下步骤：
S1：通过第一CPU芯片及GPMC接口向第一FPGA芯片发送时间数据和对时指令数据；
S2：第一FPGA芯片中，根据接收到的时间数据和对时指令数据设置时间设置寄存器和内部时钟模块，IRIG-B编码模块根据内部时钟模块的运行时间，进行IRIG-B编码生成B码信号，并将B码信号传递到第一BLVDS编解码模块，然后将B码信号编码为BLVDS总线信号发送到BLVDS总线上，同时IRIG-B编码模块发送相同的B码信号到第一CPU芯片中；
S3：从站电路模块中的第二FPGA芯片中的第二BLVDS编解码模块将接收到的BLVDS总线信号转换为逻辑B码信号，最后通过IRIG-B信号线发送到的第二CPU芯片中。
作为本实用新型的进一步改进，所述步骤S1中还包括：装置上电时，通过第一CPU芯片的初始化函数将第一CPU芯片自身运行时间数据通过GPMC接口传送到第一FPGA芯片。
作为本实用新型的进一步改进，所述步骤S2中，时间设置寄存器接收并存储第一CPU芯片发送的时间数据，内部时钟模块根据时间设置寄存器中的时间值进行初始化，作为内部时钟源运行，并根据对时指令设置内部时钟源开始对时标志。
作为本实用新型的进一步改进，所述第一CPU芯片和第二CPU芯片均能够对接收到的B码信号进行解码。
本实用新型的有益效果：
1、本实用新型的基于FPGA的系统对时装置及对时方法，利用FPGA作为时钟源，精确度高，并利用FPGA模拟IRIG-B的格式，编写IRIG-B编码模块，利用BLVDS总线发送IRIG-B信号，将编码信号发送至各个对时卡件，可对多块从站板卡进行对时，解决各个卡件对时的问题，稳定性高、可靠性强。
2、本实用新型的基于FPGA的系统对时装置及对时方法，基于FPGA芯片的基础上，利用FPGA模拟IRIG-B信号发送过程，精度高，延迟小，达到同步时间的效果。
附图说明
图1为本实用新型一种实施例的原理示意图。
图2为本实用新型一种实施例的主站电路模块的原理示意图。
图3为本实用新型一种实施例的从站电路模块的原理示意图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
下面结合附图对本实用新型的应用原理作详细的描述。
一种基于FPGA的系统对时装置，包括主站电路模块和多个从站电路模块；所述主站电路模块和多个从站电路模块通过BLVDS总线电连接；所述主站电路模块包括依次顺连的CPU芯片、GPMC接口和第一FPGA芯片，所述第一FPGA芯片包括顺次连接的时间设置寄存器、内部时钟模块、IRIG-B编码模块和第一BLVDS编解码模块，所述IRIG-B编码模块的输出端还与第一CPU芯片的输入端连接，用于第一CPU芯片进行IRIG-B解码；所述多个从站电路模块均包括第二FPGA芯片和第二CPU芯片，第二FPGA芯片包括第二BLVDS编解码模块，第二CPU芯片用于进行IRIG-B解码。利用主站电路模块中的第一FPGA芯片作为时钟源，编写IRIG-B编码模块以IRIG-B方式对主站电路模块以及从站电路模块进行对时，使整个系统时间同步；同时，利用第一FPGA芯片具有的BLVDS接口，将IRIG-B对时信号通过BLVDS总线进行传输，对多块从站电路模块进行对时。
所述IRIG-B编码模块的输出端通过IRIG-B信号线与第一CPU芯片的输入端连接。
所述IRIG-B编码模块同时向第一BLVDS编解码模块和第一CPU模块发送数据。
所述第二BLVDS编解码模块与第二CPU芯片通过IRIG-B信号线连接。
一种基于FPGA的系统对时装置的对时方法，包括以下步骤：
S1：通过第一CPU芯片及GPMC接口向第一FPGA芯片发送时间数据和对时指令数据；
S2：第一FPGA芯片中，根据接收到的时间数据和对时指令数据设置时间设置寄存器和内部时钟模块，IRIG-B编码模块根据内部时钟模块的运行时间，内部时钟模块相当于时钟表，包含年月日，时分秒，不停在走，IRIG-B的时间是根据这个时间进行编码对时的，进行IRIG-B编码生成B码信号，并将B码信号传递到第一BLVDS编解码模块，然后将B码信号编码为总线信号发送到BLVDS总线上，同时IRIG-B编码模块发送相同的B码信号到第一CPU芯片中；
S3：从站电路模块中的第二FPGA芯片中的第二BLVDS编解码模块将接收到的BLVDS总线信号转换为逻辑B码信号，最后通过IRIG-B信号线发送到的第二CPU芯片中。
所述步骤S1中还包括：装置上电时，通过第一CPU芯片的初始化函数将第一CPU芯片自身运行时间数据通过GPMC接口传送到第一FPGA芯片。
所述步骤S2中，时间设置寄存器接收并存储第一CPU芯片发送的时间数据，内部时钟模块根据时间设置寄存器中的时间值进行初始化，作为内部时钟源运行，并根据对时指令设置内部时钟源开始对时标志。
所述第一CPU芯片和第二CPU芯片均能够对接收到的B码信号进行IRIG-B解码。
综上所述，本实用新型的整个工作原理如下：
主站电路模块通过第一CPU芯片和GPMC接口，在上电时，下发一次第一CPU芯片中的时间数据到第一FPGA芯片中的时间设置寄存器，以及开始对时指令数据；主站电路模块上的第一FPGA芯片接收到开始对时指令后，通过IRIG-B编码模块和第一BLVDS编解码模块，将B码信号发送到BLVDS总线上，同时通过一根IRIG-B信号线发送相同的B码信号到主站电路模块中的第一CPU芯片中，达到自身卡件同步效果；从站电路模块中的第二FPGA芯片实时监测BLVDS总线，通过第二BLVDS编解码模块，将B码信号通过一根IRIG-B信号线，连接到该从站电路模块上的第二CPU芯片上，由第二CPU芯片解码，完成时间同步。通过上述过程，实现了整台对时装置的时间同步过程。
本实用新型的主站电路模块的工作原理具体如下：
装置上电时，第一CPU芯片在初始化函数中，将第一CPU芯片自身运行时间数据，包括：年、月、日等时间数据通过GPMC接口传送到第一FPGA芯片内部的时间设置寄存器，内部时钟模块根据时间设置寄存器中的时间值进行初始化，作为内部时钟源运行，并根据接收到的对时指令数据，设置内部时钟源开始对时标志。同时，IRIG-B编码模块根据内部时钟模块的运行时间，进行IRIG-B编码，并将编码信号传递到第一BLVDS编解码模块，由该模块将B码信号转换为BLVDS信号，发送到BLVDS总线长。同时IRIG-B编码模块将B码信号经过IRIG-B信号线传递到第一CPU芯片，由第一CPU芯片进行解码工作。通过上述过程，完成IRIG-B编码发送和解析工作。
本实用新型的从站电路模块的工作原理具体如下：
从站电路模块中的第二FPGA芯片实时监测BLVDS总线，第二BLVDS编解码模块负责将BLVDS总线信号转换为逻辑信号，并通过IRIG-B信号线连接到第二CPU芯片，第二CPU芯片负责完成IRIG-B信号的解码工作；通过上述过程，达到从站时间同步过程。
以上显示和描述了本实用新型的基本原理和主要特征和本实用新型的优点。本行业的技术人员应该了解，本实用新型不受上述实施例的限制，上述实施例和说明书中描述的只是说明本实用新型的原理，在不脱离本实用新型精神和范围的前提下，本实用新型还会有各种变化和改进，这些变化和改进都落入要求保护的本实用新型范围内。本实用新型要求保护范围由所附的权利要求书及其等效物界定。
Claims (4)
1.一种基于FPGA的系统对时装置，其特征在于：包括主站电路模块和多个从站电路模块；所述主站电路模块和多个从站电路模块通过BLVDS总线电连接；所述主站电路模块包括依次顺连的第一CPU芯片、GPMC接口和第一FPGA芯片，所述第一FPGA芯片包括顺次连接的时间设置寄存器、内部时钟模块、IRIG-B编码模块和第一BLVDS编解码模块，所述IRIG-B编码模块的输出端还与第一CPU芯片的输入端连接，用于第一CPU芯片进行IRIG-B信号解码；所述多个从站电路模块均包括依次顺接的第二FPGA芯片和第二CPU芯片，第二FPGA芯片包括第二BLVDS编解码模块，第二CPU芯片用于进行IRIG-B信号解码。
2.根据权利要求1所述的一种基于FPGA的系统对时装置，其特征在于：所述IRIG-B编码模块的输出端通过IRIG-B信号线与第一CPU芯片的输入端连接。
3.根据权利要求1所述的一种基于FPGA的系统对时装置，其特征在于：所述IRIG-B编码模块同时向第一BLVDS编解码模块和第一CPU芯片发送数据。
4.根据权利要求1所述的一种基于FPGA的系统对时装置，其特征在于：所述第二BLVDS编解码模块与第二CPU芯片通过IRIG-B信号线连接。
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| CN112231267A (zh) * | 2020-10-16 | 2021-01-15 | 天津津航计算技术研究所 | 一种国产化的vpx架构b码对时装置 |
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