CN115391251A - 一种无人机智能飞控芯片架构 - Google Patents

Abstract

本发明涉及一种无人机智能飞控芯片架构。本发明包括处理器、时钟、存储单元、系统功能模块、互联接口和任务处理模块，处理器连接NIC_0网络，时钟连接NIC_2网络，存储单元连接NIC_0网络和NIC_2网络，系统功能模块连接NIC_0网络、NIC_1网络和NIC_2网络，互联接口连接NIC_0网络、NIC_1网络和NIC_2网络，任务处理模块连接NIC_0网络，通过NIC_0网络、NIC_1网络、NIC_2网络三层网络互联实现各模块间的信息互通。本发明在设计过程中不仅保留通用控制系统处理器的通用特征，同时增加片内安全性设计及可靠性设计，提供安全加密功能，具备深度学习硬件加速单元，提供人工智能加速功能，可进一步提升无人机飞行控制系统智能化、自主化能力。

Description

一种无人机智能飞控芯片架构

技术领域

本发明属于无人机飞控方向技术领域，具体涉及一种无人机智能飞控芯片架构。

背景技术

目前，国内在无人机飞控设计中，通常采用通用处理器实现，对于工业级无人机多采用意法半导体的STM32F1、F4系列，军贸型多采用PowerPC系列处理器，还有个别飞控采用DSP实现，“机智号”火星无人机则选用高通骁龙801芯片。这些无人机飞控主控芯片通常不支持支持片内锁步处理，通用处理器设计中未考虑片内处理安全性，安全性较低，且芯片内部包含冗余设计及接口，此外均为面向控制处理，未集成深度学习加速单元，在整机设计中基于深度学习的各项功能现阶段采用独立任务模块实现，实现手段多为Nvidia TX2、FPGA等。

发明内容

为解决背景技术中存在的技术问题，针对无人机飞行控制系统及未来智能控制需求，本发明提供了一种无人机智能飞控芯片架构设计，在设计过程中不仅保留通用控制系统处理器的通用特征，同时增加片内安全性设计及可靠性设计，提供安全加密功能，具备深度学习硬件加速单元，提供人工智能加速功能，可进一步提升无人机飞行控制系统智能化、自主化能力。

本发明的技术解决方案是：本发明为一种无人机智能飞控芯片架构，其特殊在于：所述无人机智能飞控芯片架构包括处理器、时钟、存储单元、系统功能模块、互联接口和任务处理模块，处理器连接NIC_0网络，时钟连接NIC_2网络，存储单元连接NIC_0网络和NIC_2网络，系统功能模块连接NIC_0网络、NIC_1网络和NIC_2网络，互联接口连接NIC_0网络、NIC_1网络和NIC_2网络，任务处理模块连接NIC_0网络，通过NIC_0网络、NIC_1网络、NIC_2网络三层网络互联实现各模块间的信息互通。

进一步的，处理器包括1组应用处理器APU和1组处理器SPU，应用处理器APU通过AXI接口连接NIC_0网络，处理器SPU通过AHB接口连接NIC_0网络。

进一步的，应用处理器APU由双颗64位RISC-V核平头哥玄铁C920构成；处理器SPU由双颗32位RISC-V核平头哥玄铁E906及Lock-Step构成。

进一步的，时钟包括实时时钟RTC，64位全局定时器GTR64，32位全局定时器GTR32和全局看门狗GWDT，实时时钟RTC、64位全局定时器GTR64、32位全局定时器GTR32及看门狗GWD均通过APB接口连接NIC_2网络。

进一步的，存储单元包括处理器核间数据交换专用缓冲区KSM、片内共享缓冲区OCM、DDR接口、QSPI接口、SDIO接口、eMMC接口、SMC模块、片内Flash模块和eFuse模块，处理器核间数据交换专用缓冲区KSM通过AXI接口连接NIC_0网络；SDIO接口和eMMC接口分别通过AHB接口连接NIC_0网络；SMC模块通过AXI接口连接NIC_1网络，并通过NIC_1网络连接NIC_0网络，片内共享缓冲区OCM、QSPI接口及eFuse模块分别通过AHB总线连接NIC_1网络，并通过NIC_1网络连接NIC_0网络，DDR接口通过AXI接口连接NIC_0网络。

进一步的，系统功能模块包括：DAM模块、AES128模块、CRC32模块、PHM传感器组模块、温度传感器组模块、压力传感器组模块、PMU电源管理单元、PLL锁相环模块、POR模块和JTAG接口，DAM模块通过AXI接口连接NIC_0网络；AES128模块通过AHB接口连接NIC_1网络，并通过NIC_1连接NIC_0网络，CRC32模块、PHM传感器组模块、温度传感器组模块、压力传感器组模块、PMU电源管理单元、PLL锁相环模块及POR模块分别通过APB接口连接NIC_2网络，并通过NIC_2网络连接NIC_0网络，JTAG接口直接与APU和SPU连接，进行调试。

进一步的，任务处理模块包括：2个神经网络处理单元NPU、H.264编码核、JPEG编码核和显示控制单元DC，神经网络处理单元NPU、H.264编码核、JPEG编码核及控制单元DC均连接DDR存储器，并通过DDR存储器连接NIC_0网络。

进一步的，互联接口包括2路MIPI-CSI视频接口、DVP视频接口、1553总线接口、4路CAN-FD接口、2路GEM接口、16路UART接口、4路I2C接口、8路SPI接口、8路PWM输入接口、6路PWM输出接口、4路SSI接口、16路GPIO接口、CCDL接口和4线PCIe3.0接口，MIPI-CSI视频接口及DVP视频接口连接显示控制单元DC，视频数据通过显示控制单元DC进入DDR存储器，并通过DDR存储器向H.264编码核、JPEG编码核、NPU神经网络处理单元提供源数据，1553总线接口通过AHB接口连接NIC_1网络，并通过NIC_1网络连接NIC_0网络，GEM接口通过AHB接口连接NIC_0网络，4线PCIe3.0接口通过AXI接口连接NIC_0网络，CAN-FD接口、UART接口、I2C接口、SPI接口、PWM输入接口、PWM输出接口、SSI接口、GPIO接口及CCDL接口分别通过AHB接口连接NIC_2网络，并通过NIC_2网络连接NIC_0网络。

本发明针对无人机飞行控制系统及未来智能控制需求，融合片内安全处理、深度学习硬件加速、多余度容错架构扩展，片内健康监控等相关技术，设计出一款集成双核RSIC-V、神经网络处理器NPU的智能异构安全处理器，支持ECC的高速DDR4/3存储器，片内集成Flash、SDIO、QSPI等存储器接口，集成H.264编码核、JEPG图像编码和深度学习单元，提供PCIe3.0、CCDL、1553、CAN、PWM、SPI、SD、IIC和UART等接口资源，集成片上电压监控、电路、温度传感器与老化预警传感器组，实现实时的芯片健康监控，同时具备安全看门狗、片上存储器校验保护、硬件自检测、密钥生成等可靠性和安全性特征。本发明主要包含以下关键技术：

1)面向安全关键系统的片上安全处理技术；

2)面向安全控制系统的处理/AI架构设计技术；

3)基于多核处理器的处理安全性验证技术；

4)基于M-LVDS技术的CCDL通信技术；

针对以上关键技术，本发明所做出的成果分别是：针对面向安全关键系统的片上安全处理技术研究：开展无人机飞控计算机及处理器故障模式分析，结合型号研制经验，开展FMECA设计，同时参考相关汽车电子相关芯片设计思想，开展支持片上安全处理架构设计及片内安全保护功能设计；针对面向安全控制系统的处理/AI架构设计技术研究：梳理AI场景与飞控交联关系，在考虑飞控处理的安全性前提下，合理规划芯片架构，隔离飞控处理和AI功能的单点故障；针对基于多核处理器的处理安全性验证技术研究：开展片内安全处理技术研究，从控制应用需求入手，开展处理器核FMECA设计，从仿真分析、芯片设计、板级产品设计、整机设计角度完善测试验证项目，构建面向安全处理的测试验证体系；针对基于M-LVDS技术的CCDL通信技术研究，梳理产品级容错架构使用要求，总结余度表决数据流及数据量，从实时性、确定性、总线仲裁、数据完整性等方面开展CCDL链路层协议论证，并针对CCDL通信需求开展故障模式分析，完成CCDL通信协议定义及功能架构定义，开展专项CCDL通信技术攻关，构建完善的CCDL通信验证体系。因此本发明具有以下优点：本发明的无人机智能飞控芯片架构设计，针对飞控产品及相关核心芯片在安全性、可靠性、性能等方面仍然匮乏的问题，融合片内安全处理、深度学习硬件加速、多余度容错架构扩展，片内健康监控等相关技术，实现实时的芯片健康监控，同时具备安全看门狗、片上存储器校验保护、硬件自检测、密钥生成等可靠性和安全性特征。集成度较高，该设计融合考虑安全控制、任务处理及智能计算需求，同时可在新工艺平台下发挥较强的处理性能及技术优势，对比国内同类处理器具备安全处理及面向航空应用的任务处理和智能计算优势。还可同时兼顾图像处理领域需求，可作为面向图像处理领域的专用芯片使用，进一步扩大芯片适用领域。

附图说明

图1为本发明的芯片功能架构示意图；

图2为本发明的具体实施例的芯片架构示意图。

具体实施方式

下面结合附图和具体实施例对本发明的技术方案做进一步详细描述。

参见图1，本发明的芯片架构包括处理器、时钟、存储单元、系统功能、互联接口及任务处理模块六大部分。

处理器包括：1组高性能应用处理器(APU)及1组高安全处理器(SPU)。APU由双颗64位RISC-V核平头哥玄铁C920构成，APU由双颗32位RISC-V核平头哥玄铁E906及自研Lock-Step构成；

时钟包括：1个实时时钟(RTC)，1个64位全局定时器(GTR64)，1个32位全局定时器(GTR32)，1个全局看门狗(GWDT)；

存储单元包括：1个处理器核间数据交换专用缓冲区(KSM)、1个片内共享缓冲区(OCM)；1路DDR接口，1路QSPI接口，2路SDIO接口(eMMC及SDIO)1个LBC模块，1个片内Flash模块，1个eFuse模块；

系统功能包括：1个DAM模块，1个AES128模块，1个CRC32模块，1个PHM传感器组模块，1个温度传感器组模块，1个压力传感器组模块，1个PMU电源管理单元，1个PLL锁相环模块，1个POR模块，1路JTAG接口；

互联接口包括：2路MIPI-CSI视频接口，1路DVP视频接口，1路1553总线接口，4路CAN-FD接口，2路GEM接口，16路UART接口，4路I2C接口，8路SPI接口，8路PWM输入接口，16路PWM输出接口，4路SSI接口，16路GPIO接口，1路CCDL接口，1路4线PCIe3.0接口；

任务处理模块包括：2个神经网络处理单元(NPU)、1个H.264编码核、1个JPEG编码核，1个显示控制单元(DC)。

参见图2，本发明具体实施例中，六大模块是通过NIC_0网络、NIC_1网络网络、NIC_2网络三层NIC网络互联实现各模块间的信息互通：

处理器包括1组高性能应用处理器APU和1组高安全处理器SPU，高性能应用处理器APU通过AXI接口连接NIC_0网络，高安全处理器SPU通过AHB接口连接NIC_0网络。高性能应用处理器APU及高安全处理器SPU在NIC_0网络中与处理器核间数据交换专用缓冲区KSM、DMA模块、eMMC接口、SDIO接口、GEM接口、PCIe接口、DDR存储器、NIC_1网络、NIC_2网络相连，实现处理器与整个芯片的数据交换。高性能应用处理器APU由双颗64位RISC-V核平头哥玄铁C920构成；高安全处理器SPU由双颗32位RISC-V核平头哥玄铁E906及Lock-Step构成。

时钟包括实时时钟RTC，64位全局定时器GTR64，32位全局定时器GTR32和全局看门狗GWDT，实时时钟RTC、64位全局定时器GTR64、32位全局定时器GTR32及看门狗GWD均通过APB接口连接NIC_2网络，实时时钟RTC、64位全局定时器GTR64、32位全局定时器GTR32及看门狗GWDT均通过NIC_2网络连接处理器所在的NIC_0网络，向处理器定时发送中断信号。

存储单元包括处理器核间数据交换专用缓冲区KSM、片内共享缓冲区OCM、DDR接口、QSPI接口、SDIO接口、eMMC接口、SMC模块、片内Flash模块和eFuse模块，处理器核间数据交换专用缓冲区KSM通过AXI接口连接NIC_0网络；SDIO接口和eMMC接口分别通过AHB接口连接NIC_0网络；SMC模块通过AXI接口连接NIC_1网络，并通过NIC_1网络连接NIC_0网络，片内共享缓冲区OCM、QSPI接口及eFuse模块分别通过AHB总线连接NIC_1网络，并通过NIC_1网络连接NIC_0网络，DDR接口通过AXI接口连接NIC_0网络。KSM、SDIO、eMMC及DDR通过NIC_0网络实现与处理器的信息交互。其中KSM为处理器核间数据交换专用缓冲区，仅与应用处理器APU、处理器SPU产生数据交互；SDIO接口及eMMC接口进行数据存储；DDR接口用于视频图像相关数据交互，与显示控制单元DC、H.264编码核、JPEG编码核、神经网络处理单元NPU、及应用处理器APU、处理器SPU相连。SMC模块、片内共享缓冲区OCM、QSPI接口及eFuse模块通过NIC_1网络连接处理器所在的NIC_0网络，实现与处理器的信息交互。

系统功能模块包括DAM模块、AES128模块、CRC32模块、PHM传感器组模块、温度传感器组模块、压力传感器组模块、PMU电源管理单元、PLL锁相环模块、POR模块和JTAG接口，DAM模块通过AXI接口连接NIC_0网络；AES128模块通过AHB接口连接NIC_1网络，并通过NIC_1连接NIC_0网络，CRC32模块、PHM传感器组模块、温度传感器组模块、压力传感器组模块、PMU电源管理单元、PLL锁相环模块及POR模块分别通过APB接口连接NIC_2网络，并通过NIC_2网络连接NIC_0网络，JTAG接口直接与APU和SPU连接，进行调试。DAM模块直接连接处理器所在的NIC_0网络实现与处理器的信息交换。AES128模块通过NIC_1连接到处理器所在的NIC_0网络，实现加解密功能。CRC32模块、PHM传感器组模块、温度传感器组模块、压力传感器组模块、PMU电源管理单元、PLL锁相环模块及POR模块通过NIC_2网络连接处理器所在的NIC_0网络，实现与处理器的信息交互。其中CRC32模块进行数据校验；PHM传感器组模块、温度传感器组模块、压力传感器组模块进行片内环境健康监控；PMU电源管理单元进行电源管理；PLL锁相环模块实现时钟信号整合；POR模块进行上电复位控制。JTAG接口直接与APU及SPU相连，实现处理器调试。

互联接口包括2路MIPI-CSI视频接口、DVP视频接口、1553总线接口、4路CAN-FD接口、2路GEM接口、16路UART接口、4路I2C接口、8路SPI接口、8路PWM输入接口、6路PWM输出接口、4路SSI接口、16路GPIO接口、CCDL接口和4线PCIe3.0接口，MIPI-CSI视频接口及DVP视频接口连接显示控制单元DC，视频数据通过显示控制单元DC进入DDR存储器，并通过DDR向H.264编码核、JPEG编码核、神经网络处理单元NPU等任务处理模块提供源数据，1553总线接口通过AHB接口连接NIC_1网络，并通过NIC_1网络连接NIC_0网络，GEM接口通过AHB接口连接NIC_0网络，4线PCIe3.0接口通过AXI接口连接NIC_0网络，CAN-FD接口、UART接口、I2C接口、SPI接口、PWM输入接口、PWM输出接口、SSI接口、GPIO接口及CCDL接口分别通过AHB接口连接NIC_2网络，并通过NIC_2网络连接NIC_0网络。MIPI及DVP信号连接DC，视频数据通过DC进入DDR存储器，并通过DDR向H.264编码核、JPEG编码核、NPU神经网络处理单元等视频处理单元提供源数据。1553信号通过NIC_1网络连接处理器所在的NIC_0网络，实现与处理器的信息交互。GEM及PCIe信号直接连接处理器所在的NIC_0网络，实现与处理器的信息交互。CAN-FD、UART、I2C、SPI、PWM、SSI、GPIO及CCDL信号通过NIC_2网络连接处理器所在的NIC_0网络，实现与处理器的信息交互。

任务处理模块包括：2个神经网络处理单元NPU、H.264编码核、JPEG编码核和显示控制单元DC，神经网络处理单元NPU、H.264编码核、JPEG编码核及控制单元DC均连接DDR存储器，并通过DDR存储器连接NIC_0网络。视频数据通过显示控制单元DC进入DDR存储器，并通过DDR存储器向H.264编码核、JPEG编码核、神经网络处理单元NPU等视频处理单元提供源数据。H.264编码核、JPEG编码核及神经网络处理单元NPU的数据处理结果通过DDR存储器连接到NIC_0网络，实现与处理器的信息交互。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的范围。

Claims (8)

1.一种无人机智能飞控芯片架构，其特征在于：所述无人机智能飞控芯片架构包括处理器、时钟、存储单元、系统功能模块、互联接口和任务处理模块，所述处理器连接NIC_0网络，所述时钟连接NIC_2网络，所述存储单元连接NIC_0网络和NIC_2网络，所述系统功能模块连接NIC_0网络、NIC_1网络和NIC_2网络，所述互联接口连接NIC_0网络、NIC_1网络和NIC_2网络，所述任务处理模块连接NIC_0网络，通过NIC_0网络、NIC_1网络、NIC_2网络三层网络互联实现各模块间的信息互通。

2.根据权利要求1所述的无人机智能飞控芯片架构，其特征在于：所述处理器包括1组应用处理器APU和1组处理器SPU，应用处理器APU通过AXI接口连接NIC_0网络，处理器SPU通过AHB接口连接NIC_0网络。

3.根据权利要求1或2所述的无人机智能飞控芯片架构，其特征在于：所述应用处理器APU由双颗64位RISC-V核平头哥玄铁C920构成；所述处理器SPU由双颗32位RISC-V核平头哥玄铁E906及Lock-Step构成。

4.根据权利要求3所述的无人机智能飞控芯片架构，其特征在于：所述时钟包括实时时钟RTC，64位全局定时器GTR64，32位全局定时器GTR32和全局看门狗GWDT，所述实时时钟RTC、64位全局定时器GTR64、32位全局定时器GTR32及看门狗GWD均通过APB接口连接NIC_2网络。

5.根据权利要求4所述的无人机智能飞控芯片架构，其特征在于：所述存储单元包括处理器核间数据交换专用缓冲区KSM、片内共享缓冲区OCM、DDR接口、QSPI接口、SDIO接口、eMMC接口、SMC模块、片内Flash模块和eFuse模块，所述处理器核间数据交换专用缓冲区KSM通过AXI接口连接NIC_0网络；所述SDIO接口和eMMC接口分别通过AHB接口连接NIC_0网络；所述SMC模块通过AXI接口连接NIC_1网络，并通过NIC_1网络连接NIC_0网络，所述片内共享缓冲区OCM、QSPI接口及eFuse模块分别通过AHB总线连接NIC_1网络，并通过NIC_1网络连接NIC_0网络，所述DDR接口通过AXI接口连接NIC_0网络。

6.根据权利要求5所述的无人机智能飞控芯片架构，其特征在于：所述系统功能模块包括：DAM模块、AES128模块、CRC32模块、PHM传感器组模块、温度传感器组模块、压力传感器组模块、PMU电源管理单元、PLL锁相环模块、POR模块和JTAG接口，所述DAM模块通过AXI接口连接NIC_0网络；所述AES128模块通过AHB接口连接NIC_1网络，并通过NIC_1连接NIC_0网络，所述CRC32模块、PHM传感器组模块、温度传感器组模块、压力传感器组模块、PMU电源管理单元、PLL锁相环模块及POR模块分别通过APB接口连接NIC_2网络，并通过NIC_2网络连接NIC_0网络，JTAG接口直接与APU和SPU连接，进行调试。

7.根据权利要求6所述的无人机智能飞控芯片架构，其特征在于：所述任务处理模块包括：2个神经网络处理单元NPU、H.264编码核、JPEG编码核和显示控制单元DC，所述神经网络处理单元NPU、H.264编码核、JPEG编码核及控制单元DC均连接DDR存储器，并通过DDR存储器连接NIC_0网络。

8.根据权利要求7所述的无人机智能飞控芯片架构，其特征在于：所述互联接口包括2路MIPI-CSI视频接口、DVP视频接口、1553总线接口、4路CAN-FD接口、2路GEM接口、16路UART接口、4路I2C接口、8路SPI接口、8路PWM输入接口、6路PWM输出接口、4路SSI接口、16路GPIO接口、CCDL接口和4线PCIe3.0接口，所述MIPI-CSI视频接口及DVP视频接口连接显示控制单元DC，视频数据通过显示控制单元DC进入DDR存储器，并通过DDR存储器向H.264编码核、JPEG编码核、神经网络处理单元NPU提供源数据，所述1553总线接口通过AHB接口连接NIC_1网络，并通过NIC_1网络连接NIC_0网络，所述GEM接口通过AHB接口连接NIC_0网络，所述4线PCIe3.0接口通过AXI接口连接NIC_0网络，所述CAN-FD接口、UART接口、I2C接口、SPI接口、PWM输入接口、PWM输出接口、SSI接口、GPIO接口及CCDL接口分别通过AHB接口连接NIC_2网络，并通过NIC_2网络连接NIC_0网络。

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