CN113806290A - 一种用于综合模块化航空电子系统的高完整性片上系统 - Google Patents
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Abstract
本发明公开了一种用于综合模块化航空电子系统的高完整性片上系统，包含相同的第一片区和第二片区，第一片区和第二片区均包含的功能模块有通用处理器内核、基于CoreNet的片上互联总线、延迟模块以及独立的总线监测模块；延迟模块在通用处理器内核将片上互联总线上的各类信号送入总线监测模块时插入一个时钟周期的总线延迟；总线监测模块对接收到的第一片区和第二片区的信号进行逐个时钟周期的比对，一旦发现错误，就触发同步中断信号，并将比对失败发生时片上互联总线的配置、读写访问状态、输入和输出地址/数据作为同步中断信息发送给通用处理器内核进行处理。本发明实现了双处理器内核的内部同步，提到了数据的完整性。
Description
技术领域
本发明涉及综合模块化航空电子系统(Integrated Modular Avionics，简称IMA)，针对航空数据网络(Aircraft Data Network简称ADN)，提出了一种用于综合模块化航空电子系统的高完整性片上系统。
背景技术
民用大型运输机等对航空电子系统(简称航电系统)的安全性都有着较高的要求。在航电系统技术发展至今，从联合式航电系统架构向综合式航电系统架构演变，其代表就是IMA系统和基于ADN的交换网络。在这种架构下，如何保证整个IMA航电系统的安全运行，使得飞机关键参数的能够被准确地传输和处理，降低由于错误数据引起的飞行员误操作概率，从而保障飞行安全是需要面临的挑战。
一般的商用的双核处理器，其处理器内核只是工作在同一个时钟频率下，但芯片内部是完全的异步环境。处理器的异步环境会由于时间变化产生累加误差，随着时间推移，处理器内核之间的差异会越来越大，从而导致两个内核完全处于不同步的状态。因此，应用商用的双核处理器芯片就需要考虑采取必要的同步措施，如采用周期性的触发同步中断的方法，使得芯片能够回到同步的状态。然而，花在处理器双核之间的同步上的时间开销将是毫秒甚至几十毫秒级别的。
发明内容
本发明的发明目的在于提出一种用于综合模块化航空电子系统的高完整性片上系统，该片上系统符合ARINC 664网络通信协议，使得使用该片上系统的综合模块化航空电子系统数据处理的完整性得以保证及提升。
本发明的发明目的通过以下技术方案实现：
一种用于综合模块化航空电子系统的高完整性片上系统，包含相同的第一片区和第二片区，第一片区和第二片区均包含的功能模块有通用处理器内核、 ARINC 644端系统、基于CoreNet的片上互联总线，片上互联总线与通用处理器内核和ARINC 644端系统相连，通过片上互联总线实现通用处理器内核与外部网络设备通信；
还包含与第一片区、第二片区独立的总线监测模块以及第一片区和第二片区内均包含的延迟模块；
延迟模块在通用处理器内核与片上互联总线和总线监测模块之间，目的是将各类信号送入总线监测模块前插入一个时钟周期的总线延迟；
总线监测模块对接收到的第一片区和第二片区的信号进行逐个时钟周期的比对，一旦发现错误，就触发同步中断信号，并将比对失败发生时片上互联总线的配置、读写访问状态、输入和输出地址/数据作为同步中断信息发送给通用处理器内核；
处理器内核接收到同步中断信号之后，获取比对失败的功能模块当时对片上互联总线操作的地址、数据、访问类型、进程号，并立刻停止该功能模块的当前操作进入中断处理程序，根据总线监测模块提供的同步中断信息，决定复位某个进程，或者是某个内部模块或外设总线上的某个设备，甚至复位整个芯片系统。
进一步，第一片区上的延迟模块在片上互联总线的信号进入通用处理器内核前插入一个时钟周期的总线延迟；第二片区上的延迟模块在通用处理器内核将信号送入总线监测模块前插入一个时钟周期的总线延迟。
进一步，第一片区和第二片区还均包含：中断控制器、存储器访问控制器、DDR内存控制器和外设总线，总线监测模块从双通用处理器内核的指令计数比较、双中断控制器的状态比较及控制、双内存控制器的数据及指令比较、双存储器访问控制器的指令比较、双ARINC 644端系统的数据帧校验交叉比对、双外设总线的数据指令比较及控制这6个方面进行数据的比对、同步控制和状态记录功能，并通过总线监测模块实现CoreNet总线同步，触发双处理器指令的同步操作总线。
进一步，DDR内存控制器采用ECC校验纠正单比特错误并检测双比特错误。
进一步，通用处理器内核具备独立L1 cache和L2 cache；其中，处理器内核中处于时序关键路径上的L1 Cache采用奇偶校验，L2 cache带有ECC校验。
进一步，片上系统采用统一的外部时钟和外部复位输入，保证处理器工作时两个通用处理器内核工作在相同的频率下。
进一步，片上系统还包含独立于第一片区和第二片区的共享的Local Bus 总线控制器，实现与外设和外部桥片相互连接。
进一步，通过一个Local Bus接口挂载外部非易失存储器，每个处理器内核都对外部存储器进行读访问操作，但只有一个处理器内核能够对外部存储器进行写访问操作。
进一步，第一片区和第二片区还均包含ARINC 825协议接口控制器、输入输出接口、I2C接口和UART接口。
进一步，片上系统还包含独立于第一片区和第二片区的基于CoreNet的CrossTalk总线和外部以太网MAC层接口。
本发明的有益效果在于：可以有效提高民用航空领域关键数据处理的完整性，可以有效起到数据处理导致误导的监测能力，保障民用运输机或通航飞机的飞行安全。同时，该SoC芯片架构也可以推广应用于其他高安全性领域。该方法对国内民用航空电子系统的实现和自主可控具有良好的实践意义和应用前景。
附图说明
图1 SoC片上系统内部架构。
图2为延迟模块位置示意图。
图3总线监测模块的监测示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。
本实施例所示的一种用于综合模块化航空电子系统的高完整性片上系统，对片上系统的功能模块都进行了双冗余设计，形成相同的第一片区和第二片区，以第一片区为例，包含的功能模块有通用处理器内核、ARINC 644端系统(End System，简称ES)、基于CoreNet的片上互联总线，片上互联总线与通用处理器内核和ARINC 644端系统相连，ARINC 644端系统具备全双工通信，通信速率支持10/100Mbps双速，ARINC 644端系统的网络MAC层接口采用RMII，通过片上互联总线可以实现通用处理器内核与外部网络设备通信。
为了能实现第一片区上的片上互联总线和第二片区上的片上互联总线的同步，片上系统还包含与第一片区、第二片区独立的总线监测模块以及第一片区和第二片区内均包含的延迟模块，延迟模块在通用处理器内核将片上互联总线上的各类信号(例如：功能模块操作片上互联总线的配置、输入地址、数据、输出地址、数据、访问状态)送入总线监测模块时插入一个时钟周期的总线延迟，总线监测模块对接收到的第一片区和第二片区的信号进行逐个时钟周期的比对，一旦发现错误，就触发同步中断信号，并将比对失败发生时片上互联总线的配置、读写访问状态、输入和输出地址/数据等信息作为同步中断信息发送给通用处理器内核。
处理器内核接收到同步中断信号之后，获取比对失败的功能模块当时对片上互联总线操作的地址、数据、访问类型、进程号等各种必要的信息，并立刻停止该功能模块的当前操作进入中断处理程序，根据总线监测模块提供的同步中断信息，决定复位某个进程，或者是某个内部模块或外设总线上的某个设备，甚至复位整个SoC芯片。
为进一步解决共模因素对总线监测模块的输入的影响，如图2所示；第一片区上的延迟模块在片上互联总线的信号进入通用处理器内核时插入一个时钟周期的总线延迟。第二片区上的延迟模块在通用处理器内核将片上互联总线的信号送入总线监测模块时插入一个时钟周期的总线延迟。
参见图1所示，本实施例所示的片上系统中第一片区和第二区片中的各自拥有的独立的功能模块还包含：
·中断控制器(INTC)；
·存储器访问(Direct Memory Access，简称DMA)控制器；
·DDR内存控制器(memory controller)，支持ECC校验；
·Peripheral外设总线，通过CoreNet和Peripheral之间总线转接桥 (Bridge)相连；
·ARINC 825协议接口控制器，最高1Mbps速率，接口符合CAN 2.0B协议，支持时间触发总线调度(time triggered bus scheduling)，可以用于低速网络互联通信，或多个片上系统SoC的互联；
·输入输出(GPIO)接口；
·I2C接口，可以连接外部传感器，如温度传感器等；
·UART接口，最高115.2kbps速率。
因此，本实施例中的总线监测模块包括了片上系统中6类功能模块总线操作监测(监测1～监测6)，实现双通用处理器内核的指令计数比较(Chk1)、双中断控制器的状态比较及控制(Chk2)、双内存控制器的数据及指令比较(Chk3)、双DMA控制器的指令比较(Chk4)、双ES终端的数据帧校验交叉比对(Chk5)、双外设总线的数据指令比较及控制(Chk6)这6个方面进行数据的比对、同步控制和状态记录功能，并通过总线监测模块实现CoreNet总线同步，触发双处理器指令的可以同步操作总线。如图3所示。
第一片区和第二片区共享的组成除了总线监测模块，还包括：
·1条基于CoreNet的CrossTalk总线实现片上总线的互联，用于处理器内核之间资源互相访问，但在实际应用过程中总线可以关闭，保持双处理器内核的独立性；
·共享的Local Bus总线控制器，实现与外设和外部桥片相互连接；
·共享的外部以太网MAC层接口，最高支持1000Mbps速率，用于片上系统调试。
为了进一步提高片上系统的完整性，本实施例还采取了如下措施：
·通用处理器内核具备独立L1和L2 cache。其中，处理器内核中处于时序关键路径上的L1 Cache采用奇偶校验，L2 cache不小于512KB，采用ECC校验用于进一步提升数据的可靠性。
·采用统一的外部时钟和外部复位输入，保证处理器工作时两个通用处理器内核工作在相同的频率下。
·通过一个Local Bus接口挂载如flash，nvram等外部非易失存储器，存储器物理上可以多个备份。每个处理器内核都可以对外部存储器进行读访问操作，但只有一个主处理器内核能够对其进行写访问操作；禁止两个核同时对外设进行操作，产生竞争。
·芯片内部DDR内存控制器采用ECC校验，可以纠正单比特错误并检测双比特错误。
综上，本实施例所示的一种用于综合模块化航空电子系统的高完整性片上系统，对所有功能模块都进行了双冗余设计，每个处理器内核运行完全相同的应用程序。总线监测模块对处理器内核、中断控制器、DMA控制器、DDR控制器、 ES终端、CoreNet互联总线和Peripheral片上外设总线进行实时的比对和控制，通过监测SoC各个维度的数据，并对总线进行同步控制，从而保证芯片工作的高可靠性和数据处理的完整性。
可以理解的是，对本领域普通技术人员来说，可以根据本发明的技术方案及其发明构思加以等同替换或改变，而所有这些改变或替换都应属于本发明所附的权利要求的保护范围。
Claims (10)
1.一种用于综合模块化航空电子系统的高完整性片上系统，包含相同的第一片区和第二片区，第一片区和第二片区均包含的功能模块有通用处理器内核、ARINC 644端系统、基于CoreNet的片上互联总线，片上互联总线与通用处理器内核和ARINC 644端系统相连，通过片上互联总线实现通用处理器内核与外部网络设备通信，其特征在于：
还包含与第一片区、第二片区独立的总线监测模块以及第一片区和第二片区内均包含的延迟模块；
延迟模块在通用处理器内核与片上互联总线和总线监测模块之间，目的是将各类信号送入总线监测模块前插入一个时钟周期的总线延迟；
总线监测模块对接收到的第一片区和第二片区的信号进行逐个时钟周期的比对，一旦发现错误，就触发同步中断信号，并将比对失败发生时片上互联总线的配置、读写访问状态、输入和输出地址/数据作为同步中断信息发送给通用处理器内核；
处理器内核接收到同步中断信号之后，获取比对失败的功能模块当时对片上互联总线操作的地址、数据、访问类型、进程号，并立刻停止该功能模块的当前操作进入中断处理程序，根据总线监测模块提供的同步中断信息，决定复位某个进程，或者是某个内部模块或外设总线上的某个设备，甚至复位整个芯片系统。
2.根据权利要求1所述的一种用于综合模块化航空电子系统的高完整性片上系统，其特征在于第一片区上的延迟模块在片上互联总线的信号进入通用处理器内核前插入一个时钟周期的总线延迟；第二片区上的延迟模块在通用处理器内核将信号送入总线监测模块前插入一个时钟周期的总线延迟。
3.根据权利要求1所述的一种用于综合模块化航空电子系统的高完整性片上系统，其特征在于第一片区和第二片区还均包含：
中断控制器、存储器访问控制器、DDR内存控制器、外设总线，总线监测模块从双通用处理器内核的指令计数比较、双中断控制器的状态比较及控制、双内存控制器的数据及指令比较、双存储器访问控制器的指令比较、双ARINC 644端系统的数据帧校验交叉比对、双外设总线的数据指令比较及控制这6个方面进行数据的比对、同步控制和状态记录功能，并通过总线监测模块实现CoreNet总线同步，触发双处理器指令的同步操作总线。
4.根据权利要求3所述的一种用于综合模块化航空电子系统的高完整性片上系统，其特征在于DDR内存控制器采用ECC校验纠正单比特错误并检测双比特错误。
5.根据权利要求1所述的一种用于综合模块化航空电子系统的高完整性片上系统，其特征在于通用处理器内核具备独立L1 cache和L2 cache；其中，处理器内核中处于时序关键路径上的L1 Cache采用奇偶校验，L2 cache带有ECC校验。
6.根据权利要求1所述的一种用于综合模块化航空电子系统的高完整性片上系统，其特征在于采用统一的外部时钟和外部复位输入，保证处理器工作时两个通用处理器内核工作在相同的频率下。
7.根据权利要求1所述的一种用于综合模块化航空电子系统的高完整性片上系统，其特征在于还包含独立于第一片区和第二片区的共享的Local Bus总线控制器，实现与外设和外部桥片相互连接。
8.根据权利要求7所述的一种用于综合模块化航空电子系统的高完整性片上系统，其特征在于通过一个Local Bus接口挂载外部非易失存储器，每个处理器内核都对外部存储器进行读访问操作，但同时只有一个处理器内核能够对外部存储器进行写访问操作。
9.根据权利要求1所述的一种用于综合模块化航空电子系统的高完整性片上系统，其特征在于第一片区和第二片区还均包含ARINC 825协议接口控制器、输入输出接口、I2C接口和UART接口。
10.根据权利要求1所述的一种用于综合模块化航空电子系统的高完整性片上系统，其特征在于还包含独立于第一片区和第二片区的基于CoreNet的CrossTalk总线和外部以太网MAC层接口。
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