CN115098164A - 基于risc-v指令集架构的车用微处理器芯片架构 - Google Patents

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张凡武
丁晨
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Abstract

本发明提供了基于RISC‑V指令集架构的车用微处理器芯片架构，通过选用RISC‑V指令集架构，指令集完全开源且可定制，在差异化设计的同时，实现了芯片完全自主可控的功能。本发明本架构通过RISC‑V CPU的TEE技术构建安全执行环境和安全存储，通过HSM独立的CPU和存储单元构筑基于硬件的安全边界，实现了软件安全+硬件安全双层内存隔离访问保护。本发明基于自主车用控制器开发实践与功能需求，面向汽油发动机控制器、车身域控制器、动力域控制器、网关控制器等应用领域，采用总线化及功能模块化的设计方式，便于进行功能裁剪，适用于低成本车型方案。

Description

基于RISC-V指令集架构的车用微处理器芯片架构
技术领域
本发明属于芯片架构技术领域，具体涉及基于RISC-V指令集架构的车用微处理器芯片架构。
背景技术
现有的芯片架构较少有自主设计的类型，在全球经济竞争态势上升的今天，对于在控制领域具有核心地位的芯片安全提出了更高的要求；因此一款能够实现完全自主可控的芯片架构显得尤为重要。
发明内容
本发明要解决的技术问题是：提供基于RISC-V指令集架构的车用微处理器芯片架构，用于使芯片实现完全自主可控。
本发明为解决上述技术问题所采取的技术方案为：基于RISC-V指令集架构的车用微处理器芯片架构，包括CPU模块、总线、外设接口、PMC程序存储控制器模块、LMC本地存储控制器模块、HSM硬件安全模块；总线包括高性能系统总线AHB和外设总线APB；高性能系统总线AHB用于连接芯片内的高速模块，包括Master接口和Slave接口，总线上带ECC数据；外设总线APB用于连接低速外设接口的和传输接口的配置信号，包括Master接口和Slave接口，总线上带ECC数据；PMC程序存储控制器模块用于支持DMA功能接口、HSM加密和ECC纠错功能，同时内建MBIST功能用于配置屏蔽失效模组；HSM硬件安全模块用于保护通道安全、启动安全，支持DMA、内置真/伪随机数产生器和后量子加密引擎；芯片在不同工作模式下，采用电源岛隔离方式关闭部分模块；芯片使用3个PLL实现整个芯片的时钟结构；芯片采用二级复位系统。
按上述方案，外设接口包括CAN、SPI、MCS、Ethernet、SENT、I2C、LIN、UART、GPIO、CTE、WDT、HSM、ADC、Osillator和CRG。
按上述方案，高性能系统总线AHB的Master接口包括CPU0、CPU1、CPU2、DMA和HSM_DMA；Slave接口包括CPU0 slave port、CPU1 slave port、PMC、LMC、AHB2APB bridge、RGMII和HSM_通信模块。
按上述方案，外设总线APB的Master接口包括AHB2APB bridge和DMA；Slave接口包括I2C、UART、CAN、SENT、LIN、SPI、MSC、CTE、HSM、WDT、SAR-ADC、DS-ADC、CRG、Monitor。
按上述方案，对PMC程序存储控制器模块，将芯片的eflash分为两个区域，用于提高系统的可靠性；PMC程序存储控制器模块用两组逻辑分别对每个eflash存储区域做独立控制；每个区域有独立的ECC校验模块，用于保证数据安全；每个区域有独立的数据缓冲buffer，用于提高eflash的读写速度。
按上述方案，对HSM硬件安全模块，CPU模块采用RISC-V架构，用于控制HSM硬件安全模块的配置以及参与运算；DMA用于协助处理器AHB总线和系统AHB总线之间的通信，无CPU模块的参与，用于减少对CPU模块的占用；支持后量子加密算法，用于提高安全性。
按上述方案，根据应用场景，将芯片所有模块划分为不同电源域，包括always_on、Powerdomain0和Powerdomain1；always_on包括CPU模块中需要连接always_on时钟的部分以及Sys_pll0；Powerdomain0包括其他所有数字部分，用于通过CPU模块内部唤醒机制进行启动；Powerdomain1模拟电源域，包括D-S ADC，SAR-ADC，用于通过CPU模块启动后的配置进行启动。
按上述方案，芯片时钟系统包括SysPLL0、SysPLL1和CTEPLL；SysPLL0提供两个接口，分别用于系统主时钟和所有外设模块的输入；SysPLL1提供两个接口，分别用于RGMII模块时钟和HSM模块时钟；CTEPLL为CTE专用PLL；芯片复位系统包括第一级复位和第二级复位；第一级复位为芯片管脚chip_rst_n对系统PLL进行复位，PLL稳定后产生cpu_rst_n，复位CPU模块；第二级复位为外设和系统总线由CPU软件配置复位系统。
本发明的有益效果为：
1.本发明的基于RISC-V指令集架构的车用微处理器芯片架构，通过选用RISC-V指令集架构，指令集完全开源且可定制，在差异化设计的同时，实现了芯片实现完全自主可控的功能。
2.本发明本架构通过RISC-V CPU的TEE技术构建安全执行环境和安全存储，通过HSM独立的CPU和存储单元构筑基于硬件的安全边界，实现了软件安全+硬件安全双层内存隔离访问保护。
3.本发明基于自主车用控制器开发实践与功能需求，面向汽油发动机控制器、车身域控制器、动力域控制器、网关控制器等应用领域，采用总线化及功能模块化的设计方式，便于进行功能裁剪，适用于低成本车型方案。
附图说明
图1是本发明实施例的原理框图。
图2是本发明实施例的PMC程序存储控制器模块图。
图3是本发明实施例的HSM硬件安全模块图。
图4是本发明实施例的电源岛隔离图。
图5是本发明实施例的时钟系统图。
图6是本发明实施例的复位系统图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明。
参见图1，本发明的实施例包括CPU核心、总线以及外设接口(CAN、SPI，MCS，Ethernet，SENT，I2C，LIN，UART，GPIO，CTE，WDT，HSM，ADC，Osillator，CRG等)。
高性能系统总线AHB(Advanced High Performance Bus)用于连接芯片内的高速模块，包含的Master接口和Slave接口如下表，且总线上带ECC数据：
Figure BDA0003722277530000031
外设总线APB(Advanced Peripheral Bus)用于低速外设接口的连接和接口的配置信号传输，包含的Master接口和Slave接口如下表，且总线上带ECC数据：
Figure BDA0003722277530000032
Figure BDA0003722277530000041
1)CPU模块：
CPU采用RISC-V指令集的3核异构架构，支持双核锁步，CPU1作为checker core。
CPU支持的指令集可以根据性能需求定制化选择。
核内可内置Icache/Dcache、ILM/DLM指令紧耦合存储器，可提高处理器的实时性并降低功耗
2)PMC程序存储控制器模块
参见图2，PMC可支持DMA功能接口，支持HSM加密，支持ECC纠错功能，同时内建MBIST功能，可配置屏蔽失效模组。
为了提高系统的可靠性，芯片将eflash分为两个区域，PMC用两组逻辑分别对每个eflash存储区域做独立控制。每个区域有独立的ECC校验模块，以保证数据安全。每个区域有独立的数据缓冲buffer，用于提高eflash的读写速度。
3)HSM硬件安全模块
参见图3，HSM作为一个硬件安全协处理器系统，用于保护通道安全、启动安全，支持DMA，支持内置真/伪随机数产生器，支持后量子加密引擎。
CPU同样采用RISC-V架构，用于控制HSM加密系统配置以及参与运算；
DMA用于协处理器AHB总线和系统AHB总线之间的通信，无CPU的参与可减少对主CPU的占用；
加密算法支持后量子加密算法，可提高安全性。
3.电源岛隔离
芯片在不同工作模式下，采用电源岛隔离方式关闭部分模块。根据应用场景，将芯片所有模块划分为不同电源域，如图4所示：
所有模块共分为3个powermain，包括：
always_on：包含CPU中需要连接always_on时钟的部分以及Sys_pll0；
Powerdomain0：其他所有数字部分包含其中，可以通过CPU内部唤醒机制进行启动。
Powerdomain1：模拟电源域，包含D-S ADC，SAR-ADC，通过CPU启动后的配置进行启动。
4.芯片时钟复位系统
1)时钟系统，参见图5。
芯片时钟系统使用3个PLL实现整个芯片的时钟结构。
SysPLL0提供两个接口，分别用于系统主时钟和所有外设模块的输入；
SysPLL0提供两个接口，分别用于RGMII模块时钟和HSM模块时钟；
CTEPLL为CTE专用PLL。
2)复位系统
芯片采用二级复位系统，参见图6。
第一级复位：芯片管脚chip_rst_n对系统PLL进行复位，PLL稳定后产生cpu_rst_n，复位CPU核心模块；
第二级复位：外设和系统总线由CPU软件配置复位系统。
以上实施例仅用于说明本发明的设计思想和特点，其目的在于使本领域内的技术人员能够了解本发明的内容并据以实施，本发明的保护范围不限于上述实施例。所以，凡依据本发明所揭示的原理、设计思路所作的等同变化或修饰，均在本发明的保护范围之内。

Claims (8)

1.基于RISC-V指令集架构的车用微处理器芯片架构，其特征在于：包括CPU模块、总线、外设接口、PMC程序存储控制器模块、LMC本地存储控制器模块、HSM硬件安全模块；
总线包括高性能系统总线AHB和外设总线APB；高性能系统总线AHB用于连接芯片内的高速模块，包括Master接口和Slave接口，Master接口包括CPU内核和DMA，Slave接口包括PMC和LMC，总线上带ECC数据；外设总线APB用于连接低速外设接口的和传输接口的配置信号，总线上带ECC数据；
PMC程序存储控制器模块划分为两个独立的区域，支持大容量flash存储，并提高系统的可靠性；支持DMA功能接口、HSM加密和ECC纠错功能，同时内建MBIST功能用于配置屏蔽失效模组；
HSM硬件安全模块用于保护通道安全、启动安全，支持DMA、内置真/伪随机数产生器和后量子加密引擎；
芯片在不同工作模式下，采用电源岛隔离方式关闭部分模块；
芯片使用3个PLL实现整个芯片的时钟结构；芯片采用二级复位系统。
2.根据权利要求1所述的基于RISC-V指令集架构的车用微处理器芯片架构，其特征在于：
外设接口包括CAN、SPI、MCS、Ethernet、SENT、I2C、LIN、UART、GPIO、CTE、WDT、HSM、ADC、Osillator和CRG。
3.根据权利要求1所述的基于RISC-V指令集架构的车用微处理器芯片架构，其特征在于：
高性能系统总线AHB的Master接口包括CPU0、CPU1、CPU2、DMA和HSM_DMA；Slave接口包括CPU0 slave port、CPU1 slave port、PMC、LMC、AHB2APB bridge、RGMII和HSM_通信模块。
4.根据权利要求1所述的基于RISC-V指令集架构的车用微处理器芯片架构，其特征在于：
外设总线APB的Master接口包括AHB2APB bridge和DMA；Slave接口包括I2C、UART、CAN、SENT、LIN、SPI、MSC、CTE、HSM、WDT、SAR-ADC、DS-ADC、CRG、Monitor。
5.根据权利要求1所述的基于RISC-V指令集架构的车用微处理器芯片架构，其特征在于：对PMC程序存储控制器模块，将芯片的eflash分为两个区域，用于提高系统的可靠性；PMC程序存储控制器模块用两组逻辑分别对每个eflash存储区域做独立控制；每个区域有独立的ECC校验模块，用于保证数据安全；每个区域有独立的数据缓冲buffer，用于提高eflash的读写速度。
6.根据权利要求1所述的基于RISC-V指令集架构的车用微处理器芯片架构，其特征在于：对HSM硬件安全模块，CPU模块采用RISC-V架构，用于控制HSM硬件安全模块的配置以及参与运算；DMA用于协助处理器AHB总线和系统AHB总线之间的通信，无CPU模块的参与，用于减少对CPU模块的占用；支持后量子加密算法，用于提高安全性。
7.根据权利要求1所述的基于RISC-V指令集架构的车用微处理器芯片架构，其特征在于：
根据应用场景，将芯片所有模块划分为不同电源域，包括always_on、Powerdomain0和Powerdomain1；
always_on包括CPU模块中需要连接always_on时钟的部分以及Sys_pll0；
Powerdomain0包括其他所有数字部分，用于通过CPU模块内部唤醒机制进行启动；
Powerdomain1模拟电源域，包括D-S ADC，SAR-ADC，用于通过CPU模块启动后的配置进行启动。
8.根据权利要求1所述的基于RISC-V指令集架构的车用微处理器芯片架构，其特征在于：
芯片时钟系统包括SysPLL0、SysPLL1和CTEPLL；
SysPLL0提供两个接口，分别用于系统主时钟和所有外设模块的输入；
SysPLL1提供两个接口，分别用于RGMII模块时钟和HSM模块时钟；
CTEPLL为CTE专用PLL；
芯片复位系统包括第一级复位和第二级复位；
第一级复位为芯片管脚chip_rst_n对系统PLL进行复位，PLL稳定后产生cpu_rst_n，复位CPU模块；
第二级复位为外设和系统总线由CPU软件配置复位系统。
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* Cited by examiner, † Cited by third party
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