CN112951995B - 一种自整流忆阻器电路的存算一体化操作方法及应用 - Google Patents
一种自整流忆阻器电路的存算一体化操作方法及应用 Download PDFInfo
- Publication number
- CN112951995B CN112951995B CN202110387250.5A CN202110387250A CN112951995B CN 112951995 B CN112951995 B CN 112951995B CN 202110387250 A CN202110387250 A CN 202110387250A CN 112951995 B CN112951995 B CN 112951995B
- Authority
- CN
- China
- Prior art keywords
- rectifying
- self
- memristor
- upper electrode
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 40
- 230000006870 function Effects 0.000 claims abstract description 24
- 238000003860 storage Methods 0.000 claims abstract description 7
- 238000013500 data storage Methods 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 34
- 239000002346 layers by function Substances 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 17
- 230000004888 barrier function Effects 0.000 claims description 15
- 230000002441 reversible effect Effects 0.000 claims description 13
- 230000002093 peripheral effect Effects 0.000 claims description 12
- 238000000231 atomic layer deposition Methods 0.000 claims description 9
- 238000003491 array Methods 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 230000010354 integration Effects 0.000 claims description 8
- 238000004549 pulsed laser deposition Methods 0.000 claims description 8
- 238000004544 sputter deposition Methods 0.000 claims description 8
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 101001094531 Homo sapiens Reticulon-4-interacting protein 1, mitochondrial Proteins 0.000 claims description 3
- 102100035121 Reticulon-4-interacting protein 1, mitochondrial Human genes 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000005036 potential barrier Methods 0.000 claims description 3
- 230000004069 differentiation Effects 0.000 claims 1
- 238000004364 calculation method Methods 0.000 abstract description 14
- 238000004377 microelectronic Methods 0.000 abstract description 2
- 230000008569 process Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 7
- 238000002360 preparation method Methods 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 230000036961 partial effect Effects 0.000 description 3
- -1 HfO) x Chemical class 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005566 electron beam evaporation Methods 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000000233 ultraviolet lithography Methods 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Semiconductor Memories (AREA)
Abstract
本发明提供了一种自整流忆阻器电路的存算一体化操作方法及应用，属于微电子领域，具体为：基于不同的逻辑操作，对自整流忆阻器施加不同的控制信号进行数据存储与运算，实现不同的逻辑功能。逻辑操作获取的方法是基于单个自整流忆阻器，以自整流忆阻器当前阻值状态、上、下电极施加电压情况以及对其的读取方向四个变量的逻辑方案，利用逻辑运算公式，获取不同自整流忆阻器当前输入量对应的逻辑操作；或是基于忆阻器电路，将两个自整流忆阻器下电极相连，通过调节自整流忆阻器P和Q的当前阻值状态，可以实现16种完备逻辑操作。本发明为自整流忆阻器逻辑操作和存算一体化架构实现提供了理论支撑。
Description
技术领域
本发明属于微电子领域，更具体地，涉及一种自整流忆阻器电路的存算一体化操作方法及应用。
背景技术
忆阻器作为一种新型器件，具有高集成密度、高读写速度、低功耗和多值计算潜力等方面的优势。但是在三维集成阵列中，漏电流的问题使得忆阻器阵列仍然面临巨大挑战。
为解决阵列中串扰问题，现有技术目前提出了两种方案，一种是忆阻器外部串联整流器件，从而实现抑制漏电流，如1T1R、1S1R和1D1R等；还有一种是制备自身具有抑制漏电流效应的忆阻器，如自整流忆阻器等。外部串联整流器件降低了集成密度，提升了工艺成本，从而设计制备一种抑制漏电流效应的自整流忆阻器是实现高密度存储自整流忆阻器的关键。
基于自整流忆阻器的阵列有希望突破摩尔定律限制。高密度集成忆阻器件的突破为存算一体化技术打破冯诺依曼瓶颈，降低芯片能耗，提高计算效率带来希望。因而基于自整流器件的外围电路以及逻辑方案是迫切重要的。然而，关于利用自整流忆阻器实现非易失逻辑的研究报道仍处于较为空白的阶段。
发明内容
针对现有技术的缺陷，本发明提供了一种自整流忆阻器电路的存算一体化操作方法及应用，目的在于采用自整流忆阻器进行非易失逻辑操作，实现自整流忆阻器的数据存储与逻辑运算一体化的操作。
为实现上述目的，一方面，本发明提供了一种自整流忆阻器电路的存算一体化操作方法，具体为：
基于不同的逻辑操作，设置自整流忆阻器的当前输入量进行数据存储与运算，实现不同的逻辑功能。
优选地，逻辑操作与控制信号之间的对应关系的获取方法，包括以下步骤：
建立经过操作后自整流忆阻器阻值状态与自整流忆阻器当前输入量之间的逻辑运算公式；其中，自整流忆阻器的当前输入量包括自整流忆阻器当前阻值状态、上电极施加电压情况、下电极施加电压情况以及对其的读取方向；
利用逻辑运算公式，获取不同自整流忆阻器当前输入量对应的逻辑操作；
或将自整流忆阻器P和自整流忆阻器Q的下电极相连；
在自整流忆阻器P的上电极施加正电压，且使自整流忆阻器Q的上电极接地；
通过调节自整流忆阻器P和自整流忆阻器Q的当前输入量，在正电压的施加下进行写操作或不操作，输出经过操作后的自整流忆阻器Q的阻值状态，获取Qn+1←Qn NIMP P逻辑操作；其中，自整流忆阻器的当前输入量为自整流忆阻器当前阻值状态；P和Qn分别为自整流忆阻器P和自整流忆阻器Q的当前阻值状态；Qn+1为经过操作后的自整流忆阻器Q的阻值状态。
优选地，逻辑运算公式为：
其中，Cn和Cn+1分别表示自整流忆阻器当前阻值状态和经过操作后自整流忆阻器阻值状态，阻值状态为低阻状态记为“1”，阻值状态为高阻状态记为“0”；R为对自整流忆阻器的读写方向；A、B分别代表自整流忆阻器上、下电极施加电压的情况，施加正向电压记为“1”，接地记为“0”；当上电极施加正电压，下电极接地，对自整流忆阻器的读写方向记为“1”，反之，记为“0”；“0”和“1”代表逻辑运算中的0和1。
优选地，当读取方向R恒为1，下电极恒定接地时，自整流忆阻器实现或逻辑操作；当读取方向R恒为1，下电极恒施加正电压时，自整流忆阻器实现与逻辑操作。
优选地，自整流忆阻器电路包括自整流忆阻器阵列和外围电路；外围电路包括状态控制器、位线译码器、字线译码器和多路选择器；
状态控制器根据输入的数据、地址信息和时钟信号产生源线控制信号；
字线译码器的输入端连接至状态控制器，其输出端通过多路选择器连接至自整流忆阻器阵列的字线；字线译码器用于对状态控制器产生的源线控制信号进行译码，获取字线控制信号；
位线译码器的输入端连接至状态控制器的控制信号输入输出端，其输出端通过多路选择器连接至自整流忆阻器阵列的位线；用于对状态控制器产生的控制信号进行译码，获取位线控制信号；
多路选择器用于根据位线控制信号或字线控制信号选择自整流忆阻器阵列中的位线或子线；
自整流忆阻器阵列用于通过施加字线控制信号、位线控制信号以及源线控制信号，控制各自整流忆阻器阵列的阻值状态。
优选地，自整流忆阻器的结构自下而上为衬底、下电极、隔离层、功能层、势垒层和上电极；
上电极和势垒层之间存在肖特基势垒，实现反向整流；下电极与功能层之间的功函数差距小于上电极与功能层之间的功函数差距，用于实现上、下电极的势垒差异化；
下电极上方设置有空隙的隔离层；功能层涂覆于隔离层与下电极之上，隔离层的空隙为上电极与下电极的接触面积。
优选地，隔离层的材料为SiO2，生长手段为化学气相沉积、脉冲激光沉积和原子层沉积中的一种。优选地，势垒层为HfO2、Ta2O5、WO3、NbO2、ZrO2、YO3、ZnO和SiO2的一种或多种组合。
优选地，功能层的生长方式为溅射、原子层沉积、热氧化、化学气相沉积和脉冲激光沉积工艺中的一种。
另一方面，本发明提供的自整流忆阻器电路用作一种逻辑运算器件。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：
现有技术关于利用自整流忆阻器实现非易失逻辑的研究处于空白阶段，而自整流忆阻器作为内部集成整流功能的忆阻器，是在后摩尔时代延续摩尔定律的路线之一。基于自整流忆阻器开发可靠的阵列电路提出逻辑操作方案，是必要的而且是重要的。基于上述原因，本发明提供了两种基于自整流忆阻器的操作方法，填补了目前对于自整流忆阻器的逻辑操作和存算一体化方面的空白；方法一是基于单个自整流忆阻器进行操作，提出四变量(自整流忆阻器当前阻值状态、上电极施加电压情况、下电极施加电压情况以及对其的读取方向)逻辑方案，利用逻辑运算公式，获取不同自整流忆阻器当前输入量对应的逻辑操作；逻辑方法具有高的逻辑完备性，从而能够有助于实现更加复杂的逻辑功能；与传统AND/OR逻辑操作具有更高的效率，即需要更少的器件和操作步骤；方法二是基于忆阻器电路，将两个忆阻器下电极相连，方案操作方便，通过调节自整流忆阻器P和自整流忆阻器Q的当前阻值状态，可以实现16种完备逻辑操作，该逻辑方案是R-R操作模式，可以实现阵列中的级联操作，从而实现在阵列中进行复杂逻辑，为自整流忆阻器逻辑操作和存算一体化架构实现提供了理论支撑。
本发明中提供的自整流忆阻器设置有隔离层，可以减小上电极和下电极的接触面积，降低整个自整流忆阻器的尺寸，该自整流忆阻器的制备工艺简单，可以兼容三维工艺，具有强的三维应用潜力；提供小尺寸自整流忆阻器，提升自整流忆阻器整体阻值，使得自整流忆阻器操作电流降低，自整流忆阻器可靠性和一致性提升。原理明确，对于各层要求明确，具有广泛的应用前景。
基于自整流忆阻器设计的外围电路，实现了对自整流忆阻器的读写操作，基于自整流忆阻器阵列由于自身对漏电流的抑制，使得自整流忆阻器的集成度大幅提升。
附图说明
图1是本发明实施例提供的小尺寸自整流忆阻器的结构示意图；
图2是本发明实施例提供的自整流忆阻器电流-电压特性曲线图；
图3是本发明实施例提供的自整流忆阻器的符号示意图；
图4是本发明实施例提供的自整流忆阻器的外围操作电路框架图；
图5是本发明实施例提供的单个自整流忆阻器的逻辑操作图；
图6是本发明实施例提供的单个自整流忆阻器的逻辑真值表；
图7是本发明实施例提供的单个自整流忆阻器的逻辑功能图；
图8是本发明实施例提供的基于两个自整流忆阻器电路的逻辑操作图；
图9是本发明实施例提供的基于两个自整流忆阻器电路的逻辑真值表；
图10是本发明实施例提供的基于自整流忆阻器逻辑方案的NAND功能实现步骤图；
在所有附图中，相同的附图标记用来表示相同的元件或结构，其中：101-衬底；201-下电极；301-隔离层；401-功能层；501-高势垒层；601-上电极；200-位线译码器；202-状态控制器；203-字线译码器。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1为本发明实施例提供的一种具有自整流特性的忆阻器存储单元结构示意图。如图1所示，忆阻器存储单元结构自下向上可以分为6层，包括衬底101、下电极201、隔离层301、功能层401、高势垒层501和上电极601；
以下对本发明中自整流忆阻器各个组成部分进行详细描述：
衬底101选用表面氧化的硅片；
下电极201可以由单质Ta、Al、Hf、Ti、W和V等功函数较低的过渡金属以及导电金属化合物中一种或者多种组成(<4.5eV)；下电极可以通过溅射、电子束蒸发、化学气相沉积、脉冲激光沉积和原子层沉积方法完成；电极的形状以及厚度不受本实施例限制；
形成于下电极201之上的隔离层301是通过绝缘物质如SiO2构成，制备过程如下：首先生长一层绝缘物质，生长手段可以通过化学气相沉积、脉冲激光沉积和原子层沉积中一种制备完成；然后使用电子束光刻或紫外光刻工艺中一种，转移图形至隔离层301；最后使用刻蚀使得隔离层中出现小孔结构；小孔尺寸由工艺制程决定，因而实现小尺寸的自整流忆阻器制备，为大规模集成应用提供便利。
功能层401涂覆于隔离层301与下电极201的表面，位于隔离层301和下电极201之上。可以由二元金属氧化物(如HfOx、TaOx、TiOx、WOx、NbOx、ZrOx、YOx、ZnOx、CuO、VOx、TbOx、LaOx、YbOx和SiOx等)、氮化物(如SiNx)、多元金属氧化物LiTaOx等中的一种或多种构成；功能层的厚度3nm～100nm；生长手段包括溅射、原子层沉积、热氧化、化学气相沉积和脉冲激光沉积工艺中一种完成；
功能层401上生长有高势垒层501，主要有HfO2、Ta2O5、WO3、NbO2、ZrO2、YO3、ZnO和SiO2等二元氧化物组成；势垒层由原子层沉积、化学气相沉积和脉冲激光沉积工艺制备，制备的材料均为完全配比的最高价态的致密金属氧化物；材料厚度为3nm～10nm；
上电极601可由Pt和Au等惰性金属以及Si单质、掺杂Si等功函数较高的金属单质构成；下电极201可以通过溅射、电子束蒸发、化学气相沉积、脉冲激光沉积和原子层沉积方法完成；下电极的形状以及厚度不受本实施例限制。通过高功函数上电极与势垒层之间形成一个较高的肖特基势垒，从而实现反向的整流功能；下电极201与功能层401之间由于功函数相差较小，从而实现上、下电极两端势垒差异化；自整流忆阻器小尺寸化使得自整流忆阻器阻值上升，从而降低操作功耗；该方案在二维以及三维阵列中均可应用。
图2为本发明实施例提供的I-V曲线，本实施例中下电极201采用溅射制备Ta，功能层401为溅射制备的HfOx，势垒层为原子层沉积制备的Al2O3，上电极采用溅射制备Pt材料；如图2所示，上电极施加电压，下电极接地；施加正电压，写入低阻状态，记为1；上电极施加负电压，自整流忆阻器恢复高阻，记为0；从I-V曲线可以看出，在3V的读电压下，正反向整流比>1000；开关窗口>1000；从而可以在保证实现存储运算功能的同时，抑制阵列中的漏电流。
自整流忆阻器如图3所示，是一个二端器件；一个自整流忆阻器M1由正极A和负极B构成；当自整流忆阻器阻值大，在读取过程中处于“OFF”状态，读电流为“0”，记为逻辑状态“0”；当自整流忆阻器阻值小，在读取过程中处于“ON”状态，读电流为“1”，记为逻辑状态“1”；基于自整流忆阻器电学特性，定义读取方向R：上电极施加正电压，下电极接地，此时读取方向记为“1”，R记为“1”；上电极接地、下电极施加正电压，此时R记为“0”；定义了自整流忆阻器不同的逻辑状态，由此定义了自整流忆阻器的三种操作过程：
写入过程中施加在自整流忆阻器上、下电极的电压分别为V1、V2；其中，V2＝0，即负极接地；V1为正向电压，即正极接正电压，实现阻值由大变小；在进行写入过程，阻值由大变小；记此时Vset＝V1-V2；Vset是第一域电压；
擦除过程中施加在自整流忆阻器正极、负极的电压分别为V3、V4；其中，V3＝0，即正极接地；V4为正向电压，即负极接正电压，实现阻值由小变大，记此时Vreset＝V4-V3；Vreset是第一域电压；
读取过程中施加在自整流忆阻器正极、负极的电压分别为V5、V6，记Vr＝V5-V6；Vr小于Vset与Vreset；根据读取方向判定读取电压的极性，当正向读取时，Vr是第一域电压；当反向读取时，Vr是第二域电压；图2可知，自整流忆阻器处于低阻即“1”的状态下，正向读取时自整流忆阻器处于状态“1”，反向读取时自整流忆阻器处于状态“0”；自整流忆阻器处于高阻即“0”的状态下，正向读取时自整流忆阻器处于状态“0”，反向读取时自整流忆阻器处于状态“0”，自整流忆阻器在实际操作中操作电压记为Vs；
如图4所示，本发明实施例提供的自整流忆阻器的外围操作电路包括自整流忆阻器阵列以及外围电路；自整流忆阻器阵列用于通过对阵列排布的自整流忆阻器施加不同的电压进行运算并存储运算结果，实现不同的逻辑功能；外围电路用于传输数据及控制信号，从而控制自整流忆阻器阵列的运算及存储过程。
外围电路包括状态控制器202、位线译码器200、字线译码器203；
状态控制器202包括数据输入输出端Data、地址输入端Address、时钟信号输入端CLK、控制信号输入输出端；数据输入输出端Data一方面用于输入计算数据，另一方面用于输出计算结果；地址输入端Address用于输入选定特定自整流忆阻器的地址信息；时钟信息输入端CLK用于输入控制计算时序的时钟信号；控制信号输入输出端用于输入位线译码器200、多路选择器和字线译码器的控制信号及读取计算结果；状态控制器202根据输入的数据、地址信息、时钟信号以及计算结果产生源线控制信号，或者输出最终的计算结果；
字线译码器203的输入端连接至状态控制器202，其输出端通过多路选择器连接至自整流忆阻器阵列的字线；字线译码器203对状态控制器202产生的源线控制信号进行译码后，得到字线控制信号，并将字线控制信号通过自整流忆阻器阵列的字线输入到自整流忆阻器；
位线译码器200的输入端连接至状态控制器的控制信号输入输出端；位线译码器的输出端通过多路选择器连接至自整流忆阻器阵列的位线；位线译码器200以及多路选择器对状态控制器202产生的控制信号进行译码后，得到位线控制信号，并将位线控制信号通过自整流忆阻器阵列的位线输入到自整流忆阻器；
字线控制信号、位线控制信号以及源线控制信号共同施加到自整流忆阻器阵列，实现对自整流忆阻器阵列中自整流忆阻器状态的控制。
基于上述阵列外围电路，本实施例提供了两种基于上述存算一体化电路实现逻辑运算的操作方法。
如图5所示，第一种基于单个自整流忆阻器实现四变量逻辑操作，图5中，A、B代表自整流忆阻器的上、下电极施加电压情况，施加正向电压记为“1”，接地即施加0V记为“0”，读取方向为R；上电极施加正电压Vs，下电极接地，此时读取方向记为“1”；上电极接地，下电极施加正电压Vs，读取方向R记为“0”；Vs的值和自整流忆阻器开关电压一致；Cn和Cn+1分别表示自整流忆阻器当前阻值状态和经过操作后自整流忆阻器阻值状态；，自整流忆阻器处于低阻状态时记为“1”；自整流忆阻器处于高阻状态记为“0”。因此，该操作方法共有4个输入变量，分别为A、B、R和Cn；
图6提供了基于此逻辑方案的逻辑真值表，通过控制输入，可以实现不同的逻辑功能，从真值表中可以推出，输出与输入元素满足关系：
单自整流忆阻器的逻辑方案通过控制两个变量可以获得的功能如图7所示；
通过控制变量进行逻辑操作。以控制读取方向R，下电极电压B为例：
当读取方向R恒定为1，下电极恒定施加高电压Vs(B记为“1”)时，对A，Cn状态进行讨论：
上电极A施加高电压Vs，即A记为“1”，自整流忆阻器初始状态为低阻，即Cn记为“1”；此时自整流忆阻器上下电极没有压差，没有操作，自整流忆阻器状态不发生改变，而且对自整流忆阻器进行正向读取，因而输出Cn+1为“1”；
上电极A施加高电压Vs，即A记为“1”，自整流忆阻器初始状态为高阻，即Cn记为“0”；此时自整流忆阻器上下电极没有压差，没有操作，自整流忆阻器状态不发生改变，而且对自整流忆阻器进行正向读取，因而输出Cn+1为“0”；
上电极A接地，即A记为“0”，自整流忆阻器初始状态为低阻，即Cn记为“1”，此时自整流忆阻器上下电极有反向压差，进行写入“0”操作，自整流忆阻器阻态改变，而且对自整流忆阻器正向读取，因而输出Cn+1为“0”；
上电极A接地，即A记为“0”，自整流忆阻器初始状态为高阻，即Cn记为“0”，此时自整流忆阻器上下电极有反向压差，进行写入“0”操作，自整流忆阻器本身处于“0”状态，因而自整流忆阻器阻态不变，对自整流忆阻器正向读取，输出Cn+1为“0”；
因此，当读取方向R恒定为1，下电极恒定施加高电压Vs时，Cn+1＝ACn，实现与逻辑操作。
当读取方向R恒定为1，下电极恒定接地时，即B记为“0”，对A和Cn状态进行讨论：
上电极A施加高电压Vs，即A记为“1”；自整流忆阻器初始状态为低阻，即Cn记为“1”；此时自整流忆阻器上下电极存在正向电压差，进行写入“1”操作，自整流忆阻器本身处于“1”状态，自整流忆阻器状态不发生改变，而且对自整流忆阻器进行正向读取，因而输出Cn+1为“1”；
上电极A施加高电压Vs，即A记为“1”；自整流忆阻器初始状态为高阻，即Cn记为“0”；此时自整流忆阻器上下电极存在正向电压差，进行写入“1”操作，自整流忆阻器状态改变，而且对自整流忆阻器进行正向读取，输出Cn+1为“1”；
上电极A接地，即A记为“0”；自整流忆阻器初始状态为高阻，即Cn记为“0”；此时自整流忆阻器上下电极没有压差，没有操作，自整流忆阻器状态不发生改变，输出Cn+1为“0”；
上电极A接地，即A记为“0”；自整流忆阻器初始状态为低阻，即Cn记为“1”；此时自整流忆阻器上下电极没有压差，没有操作，自整流忆阻器状态不发生改变，且对自整流忆阻器进行正向读取，输出Cn+1为“1”；
因此，当读取方向R恒定为1，下电极恒定接地时，即B为“0”，Cn+1＝A+Cn，实现或逻辑操作。因此，可以通过逻辑关系式，利用多种逻辑操作的组合从而实现复杂的功能应用。这种逻辑操作需要的自整流忆阻器很少，进行复杂逻辑步骤简单，在实现逻辑功能方面具有高效的应用前景。
实施例一
为方便理解该方案实施过程，下面介绍提供的基于自整流忆阻器阵列实现四比特开平方功能的逻辑流程；基于自整流忆阻器阵列实现四比特开平方功能逻辑功能的具体操作步骤如下，一共需要三个自整流忆阻器分别记为M1、M2和M3；
f2＝F2(a3，1，a2，1)
r1＝a3+a2＝F3(a3,0,a2,1)
步骤1：将1，a2，0，1分别带入自整流忆阻器M1中进行运算，即对M1上电极施加正电压，下电极施压情况与a2相关，a2为1，施加正向高电压Vs；a2为0，施加0偏压；自整流忆阻器初始阻值置为高阻，然后在正向施加读取自整流忆阻器阻值，计算结果记为
步骤2：根据上述输出与输入元素满足的关系公式，将a1，0，a0，带入忆阻器M1中进行运算，即对M1上电极施加电压与a1相关；a1为1，施加正向高电压Vs；a1为0，施加0偏压；下电极接地；自整流忆阻器初始阻值与a0相关，a0为1，自整流忆阻器为低阻状态；a0为0，自整流忆阻器为高阻状态；然后，读取自整流忆阻器阻值方向与相关，为1，正向读取；为0，读取计算结果记为f1；
将a3，1，a2，1分别带入自整流忆阻器M2中进行运算，即对M2上电极施加电压与a3相关，a3为1，施加正向高电压Vs；a3为0，施加0偏压；下电极施加高电压；M2自整流忆阻器初始阻值与a2相关，a2为1，M2自整流忆阻器为低阻状态；a2为0，M2自整流忆阻器为高阻状态，正向读取计算结果记为f2；
将a3,0,a2,1分别带入自整流忆阻器M3中进行运算，即对M3上电极施加电压与a3相关，a3为1，施加正向高电压Vs；a3为0，施加0偏压；下电极接地；M3自整流忆阻器初始阻值与a2相关，a2为1，M3自整流忆阻器为低阻状态；a2为0，M3自整流忆阻器为高阻状态，正向读取计算结果记为r1；
步骤3：将f1,0,f2,1分别带入自整流忆阻器M1中进行运算，即对M1上电极施加电压与f1相关，f1为1，施加正向高电压Vs；f1为0，施加0偏压；下电极接地；M1自整流忆阻器初始阻值与f2相关，f2为1，M1自整流忆阻器为低阻状态；f2为0，M1自整流忆阻器为高阻状态，正向读取计算结果记为r0；
步骤四：读取记录r1，r0，完成四位开方逻辑功能。
如图8所示，第二种是基于自整流忆阻器电路的逻辑操作说明。自整流忆阻器下电极相连；然后将自整流忆阻器P的上电极施加正电压Vd，Vd≈1.5Vset，Vset是自整流忆阻器的操作电压，自整流忆阻器Q的上电极接地；自整流忆阻器P、Q的初始状态记为P、Qn；自整流忆阻器处于低阻状态记为“1”，处于高阻状态记为“0”；
将自整流忆阻器Q操作后的阻值记为Qn+1；组成的真值表如图9所示，为了进一步说明自整流忆阻器变化过程，下面将四步中自整流忆阻器变化进行介绍；
当P、Q都处于低阻时，P处于正向低阻状态，Q处于反向高阻，因为Rq＞＞Rp，Vd大部分分压施加在自整流忆阻器Q上，又因为Q是反向串联，从而实现自整流忆阻器写入“0”操作，使得Q从低阻变为高阻。即Qn→Qn+1：1→0；其中，Rq和Rp分别为自整流忆阻器Q和自整流忆阻器P的阻值；
当P、Q都处于高阻时，P处于正向高阻状态，Q处于反向高阻，因为Rq≈Rp，Vd二分在自整流忆阻器P、Q上，对于P和Q均无法产生影响，使得Q高阻状态没有改变，即Qn→Qn+1：1→1；
当P处于高阻，Q处于低阻时，P处于正向高阻状态，Q处于反向高阻，因为Rq≈Rp，Vd二分在自整流忆阻器P、Q上，P施加正向半压没有影响，Q施加反向半压无法写入，使得Q低阻状态没有改变，即Qn→Qn+1：1→1；
当P处于低阻，Q处于高阻时，P处于正向低阻状态，Q处于反向读取高阻状态，因为Rq＞＞Rp，Vd分压大部分施加在自整流忆阻器Q上，施加在自整流忆阻器P上分压很小，因而P阻态不发生改变，Q本身处于高阻状态，施加反向电压，使得Q低阻状态没有改变，即Qn→Qn+1：0→0；
因此，基于自整流忆阻器电路实现逻辑为：Qn+1←Qn NIMP P，通过多步组合，可以实现非易失的完备逻辑。
实施例二
为方便理解该方案实施过程，图10为本发明实施例提供的基于自整流忆阻器电路实现NAND逻辑的流程，基于自整流忆阻器阵列实现NAND逻辑功能的具体操作步骤如下：
第一步：将输入信号P与Q0分别写入自整流忆阻器P和Q上进行运算，输出结果记为Q1；
第二步：将第一步输出结果写入自整流忆阻器P上进行运算，输出结果记为Q2；
第三步：将第二步输出结果写入自整流忆阻器P上，将自整流忆阻器Q写入“1”进行运算，输出结果记为Q3；即实现输入P NAND Q0→Q3逻辑功能；
至此，两种基于自整流忆阻器的非易失逻辑操作方案已经介绍完毕，自整流忆阻器作为内部集成整流功能的忆阻器，是在后摩尔时代延续摩尔定律的路线之一。基于自整流忆阻器开发可靠的阵列电路提出逻辑操作方案，是必要的而且是重要的，因此，可以应用于多种场合，为高密度忆阻器阵列实现存算一体化提供了新的技术方案。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种自整流忆阻器电路的存算一体化操作方法，其特征在于，
基于不同的逻辑操作，设置自整流忆阻器的当前输入量进行数据存储与运算，实现不同的逻辑功能；
所述逻辑操作与当前输入量的关系建立方法为：
建立经过操作后自整流忆阻器阻值状态与自整流忆阻器当前输入量之间的逻辑运算公式；其中，自整流忆阻器的当前输入量包括自整流忆阻器当前阻值状态、上电极施加电压情况、下电极施加电压情况以及对其的读取方向；
利用逻辑运算公式，获取不同自整流忆阻器当前输入量对应的逻辑操作；
或将自整流忆阻器P和自整流忆阻器Q的下电极相连；
在自整流忆阻器P的上电极施加正电压，且使自整流忆阻器Q的上电极接地；
通过调节自整流忆阻器P和自整流忆阻器Q的自整流忆阻器当前阻值状态，在正电压的施加下进行写操作或不操作，输出经过操作后的自整流忆阻器Q的阻值状态，获取Qn+1←QnNIMP P逻辑操作；
其中，P和Qn分别为自整流忆阻器P和自整流忆阻器Q的当前阻值状态；Qn+1为经过操作后的自整流忆阻器Q的阻值状态；
所述逻辑运算公式为：
其中，Cn和Cn+1分别表示自整流忆阻器当前阻值状态和经过操作后自整流忆阻器的阻值状态，阻值状态为低阻状态时记为“1”，阻值状态为高阻状态时记为“0”；R为对自整流忆阻器的读写方向；A、B分别代表自整流忆阻器上、下电极施加电压的情况，施加正向电压记为“1”，接地记为“0”；当上电极施加正电压，下电极接地，对自整流忆阻器的读写方向记为“1”，反之，记为“0”；“0”和“1”代表逻辑运算中的0和1。
2.根据权利要求1所述的存算一体化操作方法，其特征在于，所述自整流忆阻器电路包括自整流忆阻器阵列和外围电路；所述外围电路包括状态控制器、位线译码器、字线译码器和多路选择器；
所述状态控制器根据输入的数据、地址信息和时钟信号产生源线控制信号；
所述字线译码器的输入端连接至状态控制器，其输出端通过多路选择器连接至自整流忆阻器阵列的字线；字线译码器用于对状态控制器产生的源线控制信号进行译码，获取字线控制信号；位线译码器的输入端连接至状态控制器的控制信号输入输出端，其输出端通过多路选择器连接至自整流忆阻器阵列的位线；用于对状态控制器产生的控制信号进行译码，获取位线控制信号；
多路选择器用于根据位线控制信号或字线控制信号选择自整流忆阻器阵列中的位线或子线；
所述自整流忆阻器阵列用于通过施加字线控制信号、位线控制信号以及源线控制信号，控制各自整流忆阻器阵列的阻值状态。
3.根据权利要求1或2所述的存算一体化操作方法，其特征在于，所述自整流忆阻器的结构自下而上为衬底、下电极、隔离层、功能层、势垒层和上电极；
所述上电极和所述势垒层之间存在肖特基势垒，实现反向整流；所述下电极与所述功能层之间的功函数差距小于所述上电极与所述功能层之间的功函数差距，用于实现上、下电极的势垒差异化；
所述下电极上方的隔离层设置有空隙；所述功能层涂覆于隔离层与空隙之上，隔离层的空隙为上电极与下电极的接触面积。
4.根据权利要求3所述的存算一体化操作方法，其特征在于，所述隔离层的材料为SiO2，生长手段为化学气相沉积、脉冲激光沉积和原子层沉积中的一种。
5.根据权利要求3所述的存算一体化操作方法，其特征在于，所述势垒层为HfO2、Ta2O5、WO3、NbO2、ZrO2、YO3、ZnO和SiO2的一种或多种组合。
6.根据权利要求3所述的存算一体化操作方法，其特征在于，所述功能层的生长方式为溅射、原子层沉积、热氧化、化学气相沉积和脉冲激光沉积工艺中的一种。
7.一种基于权利要求2所述的自整流忆阻器电路的应用，其特征在于，其用作一种逻辑运算器件。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110387250.5A CN112951995B (zh) | 2021-04-09 | 2021-04-09 | 一种自整流忆阻器电路的存算一体化操作方法及应用 |
| PCT/CN2021/115336 WO2022213531A1 (zh) | 2021-04-09 | 2021-08-30 | 一种自整流忆阻器电路的存算一体化操作方法及应用 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110387250.5A CN112951995B (zh) | 2021-04-09 | 2021-04-09 | 一种自整流忆阻器电路的存算一体化操作方法及应用 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112951995A CN112951995A (zh) | 2021-06-11 |
| CN112951995B true CN112951995B (zh) | 2023-04-07 |
Family
ID=76231658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110387250.5A Active CN112951995B (zh) | 2021-04-09 | 2021-04-09 | 一种自整流忆阻器电路的存算一体化操作方法及应用 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN112951995B (zh) |
| WO (1) | WO2022213531A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112951995B (zh) * | 2021-04-09 | 2023-04-07 | 华中科技大学 | 一种自整流忆阻器电路的存算一体化操作方法及应用 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102214674B (zh) * | 2011-06-10 | 2013-02-13 | 清华大学 | 一种基于soi材料的具有自整流效应的阻变存储器 |
| CN102412827B (zh) * | 2011-11-02 | 2014-06-11 | 北京大学 | 利用rram器件实现逻辑运算的方法 |
| CN105761750B (zh) * | 2016-02-04 | 2018-10-09 | 华中科技大学 | 一种基于忆阻器的多值逻辑器件及操作方法 |
| CN108493336B (zh) * | 2018-03-28 | 2022-02-22 | 中国科学院微电子研究所 | 自整流阻变存储器及其制备方法 |
| CN109994139B (zh) * | 2019-03-15 | 2020-11-03 | 北京大学 | 一种基于单极性忆阻器的完备非易失逻辑实现方法及其应用 |
| JP7034984B2 (ja) * | 2019-05-30 | 2022-03-14 | 株式会社東芝 | 演算装置 |
| CN110911559B (zh) * | 2019-11-08 | 2021-10-15 | 华中科技大学 | 一种模拟型HfOx/HfOy同质结忆阻器及其调控方法 |
| CN111061454B (zh) * | 2019-12-18 | 2022-02-11 | 北京大学 | 一种基于双极性忆阻器的逻辑实现方法 |
| CN112289930B (zh) * | 2020-10-29 | 2022-08-05 | 华中科技大学 | 一种兼具易失性与非易失性的CuxO忆阻器及其调控方法 |
| CN112951995B (zh) * | 2021-04-09 | 2023-04-07 | 华中科技大学 | 一种自整流忆阻器电路的存算一体化操作方法及应用 |
-
2021
- 2021-04-09 CN CN202110387250.5A patent/CN112951995B/zh active Active
- 2021-08-30 WO PCT/CN2021/115336 patent/WO2022213531A1/zh active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| CN112951995A (zh) | 2021-06-11 |
| WO2022213531A1 (zh) | 2022-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101789490B (zh) | 一种铁电氧化物/半导体复合薄膜二极管阻变存储器 | |
| JP3989506B2 (ja) | 可変抵抗素子とその製造方法ならびにそれを備えた半導体記憶装置 | |
| EP1914806B1 (en) | Variable resistor element and production method therefor and storage device provided with it | |
| TWI402980B (zh) | 具有緩衝層之電阻式記憶結構 | |
| JP5368741B2 (ja) | 遷移金属酸化膜を有する半導体素子およびその製造方法 | |
| JP4981304B2 (ja) | 一つの抵抗体及び一つのダイオードを有する不揮発性メモリ素子及び不揮発性メモリ素子アレイ | |
| US8742507B2 (en) | Variable resistive element, method for producing the same, and nonvolatile semiconductor memory device including the variable resistive element | |
| JP4791948B2 (ja) | 情報記録再生装置 | |
| US20080089112A1 (en) | Memory element and memory device comprising memory layer positioned between first and second electrodes | |
| WO2005041303A1 (ja) | 抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリの駆動方法 | |
| JP2013157469A (ja) | 可変抵抗素子、及び、不揮発性半導体記憶装置 | |
| CN103165172B (zh) | 混合存储器件及其控制方法、制备方法 | |
| JP2007235139A (ja) | 二つの酸化層を利用した不揮発性メモリ素子 | |
| CN107123648A (zh) | 一种面内读/写操作铁电忆阻器及其制备方法 | |
| CN102439724A (zh) | 铁电阻变存储器及其操作方法、制备方法 | |
| CN105655342A (zh) | 非易失性铁电存储器及其制备方法和读/写操作方法 | |
| WO2019047489A1 (zh) | 铁电存储集成电路及其操作方法和制备方法 | |
| CN112951995B (zh) | 一种自整流忆阻器电路的存算一体化操作方法及应用 | |
| JP2013004655A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| CN101577310A (zh) | 一种电阻转变型存储器及其制作方法 | |
| CN101859779B (zh) | 一种极化调谐铁电薄膜二极管存储器 | |
| CN108389962A (zh) | 面内读写的铁电阻变存储器及其增强读/写信号的方法 | |
| JP2006032867A (ja) | 記憶素子及びその駆動方法 | |
| CN111968688A (zh) | 一种基于压电传感器—忆阻器的智能数据存储系统 | |
| CN111785830A (zh) | 基于氧化镓薄膜的阻变存储器及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |