CN112908156A - 像素阵列基板 - Google Patents

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Abstract

一种像素阵列基板包括多条数据线、多条第一栅极线、多个像素结构、多条第一共用线及多个导线组。多条数据线在第一方向上排列。多条第一栅极线在第二方向上排列。多个像素结构电性连接至多条数据线及多条第一栅极线。多条第一共用线在第二方向上排列，且与多个像素结构重叠。多个导线组设在第一方向上排列。每一导线组包括在第一方向上依序排列的多个第一导线群及一第二导线群。每一第一导线群包括多条第二栅极线及一第二共用线。第二导线群包括多条第一辅助线及一第二共用线。每一第一导线群的多条第二栅极线及一第二共用线在第一方向上的排列顺序分别与第二导线群的多条第一辅助线及第二共用线在第一方向上的排列顺序相同。

Description

像素阵列基板
技术领域
本发明是有关于一种像素阵列基板。
背景技术
随着显示科技的发达，人们对显示装置的需求，不再满足于高解析度、高对比、广视角等光学特性，人们还期待显示装置具有优雅的外观。举例而言，人们期待显示装置的边框窄，甚至无边框。
一般而言，显示装置包括设置于显示区的多个像素结构、设置于显示区之下方的数据驱动电路以及设置于显示区的左侧、右侧或左右两侧的栅极驱动电路。为减少显示装置的边框的左右两侧的宽度，可将栅极驱动电路与数据驱动电路均设置于显示区的下侧。当栅极驱动电路设置于显示区的下侧时，在水平栅极线须通过垂直栅极线方能电性连接至栅极驱动电路。然而，并非每一个像素结构旁均设有垂直栅极线，因此，多个像素结构感受到的电场分布不相同，进而造成显示异常(例如：rainy V lines)。
发明内容
本发明提供一种像素阵列基板，性能佳。
本发明提供另一种像素阵列基板，性能也佳。
本发明提供再一种像素阵列基板，性能也佳。
本发明的一实施例的像素阵列基板，包括基底、多条数据线、多条第一栅极线、多个像素结构、多条第一共用线及多个导线组。多条数据线设置于基底上，且在第一方向上排列。多条第一栅极线设置于基底上，且在与第一方向交错的第二方向上排列。多个像素结构设置于基底上，且电性连接至多条数据线及多条第一栅极线。多条第一共用线设置于基底上，在第二方向上排列，且与多个像素结构重叠。多个导线组设置于基底上，且在第一方向上排列。每一导线组包括在第一方向上依序排列的多个第一导线群及一第二导线群。每一第一导线群包括多条第二栅极线及一第二共用线，每一第一导线群的多条第二栅极线电性连接至多条第一栅极线，且每一第一导线群的第二共用线电性连接至多条第一共用线的至少一者。第二导线群包括多条第一辅助线及一第二共用线，且第二导线群的第二共用线电性连接至多条第一共用线的至少一者。特别是，每一第一导线群的多条第二栅极线及一第二共用线在第一方向上的排列顺序分别与第二导线群的多条第一辅助线及第二共用线在第一方向上的排列顺序相同。
本发明的另一实施例的像素阵列基板，包括基底、多条数据线、多条第一栅极线、多个像素结构、多条第一共用线及多个导线组。多条数据线设置于基底上，且在第一方向上排列。多条第一栅极线设置于基底上，且在与第一方向交错的第二方向上排列。多个像素结构设置于基底上，且电性连接至多条数据线及多条第一栅极线。多条第一共用线设置于基底上，在第二方向上排列，且与多个像素结构重叠。多个导线组设置于基底上，且在第一方向上排列。每一导线组包括在第一方向上依序排列的多个第一导线群及一第二导线群。每一第一导线群包括多条第二栅极线及一第二共用线，每一第一导线群的多条第二栅极线电性连接至多条第一栅极线，且每一第一导线群的第二共用线电性连接至多条第一共用线的至少一者。第二导线群包括第二栅极线、第一辅助线及第二共用线，第二导线群的第二栅极线电性连接至多条第一栅极线的一者，且第二导线群的第二共用线电性连接至多条第一共用线的至少一者。特别是，每一第一导线群的多条第二栅极线及第二共用线在第一方向上的排列顺序分别与第二导线群的第二栅极线、第一辅助线及第二共用线在第一方向上的排列顺序相同。
本发明的再一实施例的像素阵列基板，包括基底、多条数据线、多条第一栅极线、多个像素结构、多条第一共用线及多个导线组。多条数据线设置于基底上，且在第一方向上排列。多条第一栅极线设置于基底上，且在与第一方向交错的第二方向上排列。多个像素结构设置于基底上，且电性连接至多条数据线及多条第一栅极线。多条第一共用线设置于基底上，在第二方向上排列，且与多个像素结构重叠。多个导线组设置于基底上，且在第一方向上排列。每一导线组包括在第一方向上依序排列的多个第一导线群及一第二导线群。每一第一导线群包括第二栅极线及多条第二共用线。每一第一导线群的第二栅极线电性连接至多条第一栅极线的一者。每一第一导线群的多条第二共用线电性连接至多条第一共用线。第二导线群包括第一辅助线及多条第二共用线，且第二导线群的多条第二共用线电性连接至多条第一共用线。特别是，每一第一导线群的第二栅极线及多条第二共用线在第一方向上的排列顺序分别与第二导线群的第一辅助线及多条第二共用线在第一方向上的排列顺序相同。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为本发明一实施例的像素阵列基板100-1的示意图。
图2为本发明一实施例的像素阵列基板100-2的示意图。
图3为本发明一实施例的像素阵列基板100-3的示意图。
图4为本发明一实施例的像素阵列基板100-4的示意图。
图5为本发明一实施例的像素阵列基板100-5的示意图。
图6为本发明一实施例的像素阵列基板100-6的示意图。
图7为本发明一实施例的像素阵列基板100-7的示意图。
图8为本发明一实施例的像素阵列基板100-8的示意图。
图9为本发明一实施例的像素阵列基板100-9的示意图。
图10为本发明一实施例的像素阵列基板100-10的示意图。
图11为本发明一实施例的像素阵列基板100-11的示意图。
图12为本发明一实施例的像素阵列基板100-12的示意图。
其中，附图标记：
100-1、100-2、100-3、100-4、100-5、100-6、100-7、100-8、100-9、100-10、100-11、100-12:像素阵列基板
110:基底
CL1:第一共用线
CL2:第二共用线
C:像素行
DL:数据线
D1:第一方向
D2:第二方向
G:导线组
G1:第一导线群
G2:第二导线群
HG:第一栅极线
L1:第一周边走线
l1:第一连接线
L2:第二周边走线
l2:第二连接线
PX:像素结构
R:像素列
S1:第一侧
S2:第二侧
VG:第二栅极线
VSS1:第一辅助线
VSS2:第二辅助线
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。
应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。
本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
图1为本发明一实施例的像素阵列基板100-1的示意图。
请参照图1，像素阵列基板100-1包括基底110。基底110用以承载像素阵列基板100-1的其它元件。举例而言，在本实施例中，基底110的材质可以是玻璃、石英、有机聚合物、或其它可适用的材料。
像素阵列基板100-1还包括设置于基底110上的多条数据线DL、多条第一栅极线HG及多个像素结构PX。
多条数据线DL设置于基底110上，且在第一方向D1上排列。多条第一栅极线HG设置于基底110上，且在第二方向D2上排列。第一方向D1与第二方向D2交错。举例而言，在本实施例中，第一方向D1与第二方向D2实质上可垂直，但本发明不以此为限。
在本实施例中，数据线DL与第一栅极线HG可属于不同的膜层。举例而言，在本实施例中，第一栅极线HG可属于第一金属层，数据线DL可属于第二金属层，但本发明不以此为限。基于导电性的考量，在本实施例中，数据线DL与第一栅极线HG是使用金属材料；但本发明不限于此，在其他实施例中，数据线DL及/或第一栅极线HG也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆迭层。
多个像素结构PX设置于基底110上，且电性连接至多条数据线DL及多条第一栅极线HG。具体而言，在本实施例中，每一像素结构PX可包括一薄膜晶体管(未示出)和一像素电极(未示出)，其中所述薄膜晶体管具有第一端、第二端及控制端，所述薄膜晶体管的第一端电性连接至对应的一条数据线DL，所述薄膜晶体管的控制端电性连接至对应的一第一栅极线HG，且所述薄膜晶体管的第二端电性连接至所述像素电极。
像素阵列基板100-1还包括多条第一共用线CL1。多条第一共用线CL1设置于基底110上，且在第二方向D2上排列。多条第一共用线CL1与多个像素结构PX重叠。举例而言，在本实施例中，多个像素结构PX排成多个像素列R，每一像素列R的多个像素结构PX在第一方向D1上排列，且每一像素列R的多个像素结构PX的多个像素电极(未示出)的两侧可分别与两条第一共用线CL1重叠。然而，本发明不限于此，第一共用线CL1也可以其它方式设置于像素阵列基板100-1中。
在本实施例中，第一共用线CL1与数据线DL可属于不同的膜层。举例而言，在本实施例中，第一共用线CL1可属于第一金属层，数据线DL可属于第二金属层，但本发明不以此为限。基于导电性的考量，在本实施例中，第一共用线CL1是使用金属材料；但本发明不限于此，在其他实施例中，第一共用线CL1也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆迭层。
像素阵列基板100-1还包括多个导线组G，设置于基底110上，且在第一方向D1上排列。每一导线组G包括在第一方向D1上依序排列的多个第一导线群G1及第二导线群G2。
在本实施例中，每一第一导线群G1可包括多条第二栅极线VG及一第二共用线CL2，其中多条第二栅极线VG电性连接至多条第一栅极线HG，且第二共用线CL2电性连接至多条第一共用线CL1的至少一者。
多个像素结构PX排成多个像素行C，多个像素行C在第一方向D1上排列，每一像素行C的多个像素结构PX在第二方向D2上排列。具体而言，在本实施例中，于像素阵列基板100-1的俯视图中，多个像素行C之间具有多个布局面积，而导线组G的多个第一导线群G1的多条第二栅极线VG及多条第二共用线CL2是分别设置于所述多个布局面积中。在本实施例中，较佳的是，每一第二栅极线VG设置于分别用以显示红色及蓝色的相邻两像素行C之间，但本发明不以此为限。
在本实施例中，多条第二栅极线VG在第一方向D1上排列，多条第一栅极线HG在第二方向D2上排列，而第二栅极线VG与第一栅极线HG可属于不同的膜层。举例而言，在本实施例中，第一栅极线HG可属于第一金属层，而第二栅极线VG可属于第二金属层。但本发明不以此为限，在其它实施例中，第二栅极线VG也可由分别属于多个导电层(例如：第一金属层及第二金属层)的多个导线段连接而成。
基于导电性的考量，在本实施例中，第二栅极线VG是使用金属材料；但本发明不限于此，在其他实施例中，第二栅极线VG也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆迭层。
在本实施例中，多个第一导线群G1的多条第二共用线CL2在第一方向D1上排列，多条第一共用线CL1在第二方向D2上排列，而第二共用线CL2与第一共用线CL1可属于不同的膜层。举例而言，在本实施例中，第二共用线CL2可属于第二金属层，而第一共用线CL1可属于第一金属层。然而，本发明不以此为限，在其它实施例中，每一第二共用线CL2也可由分别属于多个导电层(例如：第一金属层及第二金属层)的多个导线段连接而成。
在本实施例中，导线组G的第二导线群G2包括多条第一辅助线VSS1及一第二共用线CL2，其中第二导线群G2的第二共用线CL2电性连接至多条第一共用线CL1的至少一者。
在本实施例中，于像素阵列基板100-1的俯视图中，多个像素行C之间具有多个布局面积，而导线组G之第二导线群G2的多条第一辅助线VSS1及一第二共用线CL2是分别设置于所述多个布局面积中。
在本实施例中，多条第一辅助线VSS1在第一方向D1上排列，多条第一栅极线HG在第二方向D2上排列，而第一辅助线VSS1与第一栅极线HG可属于不同的膜层。举例而言，在本实施例中，第一栅极线HG可属于第一金属层，且第一辅助线VSS1可属于第二金属层。但本发明不以此为限，在其它实施例中，第一辅助线VSS1也可由分别属于多个导电层(例如：第一金属层及第二金属层)的多个导线段连接而成。
基于导电性的考量，在本实施例中，第一辅助线VSS1是使用金属材料；但本发明不限于此，在其他实施例中，第一辅助线VSS1也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆迭层。
值得注意的是，每一导线组G之多条第一导线群G1及一第二导线群G2在第一方向D1上依序排列，且每一第一导线群G1的多条第二栅极线VG及第二共用线CL2在第一方向D1上的排列顺序分别与第二导线群G2之多条第一辅助线VSS1及第二共用线CL2在第一方向D1上的排列顺序相同。
藉此，每一导线组G的每一第一导线群G1及一第二导线群G2能形成相同或相近的电场分布，使分别邻设于每一导线组G的每一第一导线群G1及一第二导线群G2旁的多个像素结构PX感受到相同或相近的电场。如此一来，于习知技术中，所述的显示异常问题(例如：rainy V lines)能获得改善。
举例而言，在本实施例中，每一导线组G的每一第一导线群G1的多条第二栅极线VG及第二共用线CL2在第一方向D1上依序排列，且第二导线群G2的多条第一辅助线VSS1及第二共用线CL2在第一方向D1上依序排列。也就是说，在本实施例中，多个导线组G在第一方向D1上排列，且每一导线组G可包括在第一方向D1上依序排列的一第二栅极线VG、一第二栅极线VG、第二共用线CL2、一第二栅极线VG、一第二栅极线VG、第二共用线CL2、一第一辅助线VSS1、一第一辅助线VSS1及第二共用线CL2。然而，本发明不以此为限。在其他实施例中，导线组G也可包括以其他适当方式配置的导线，以下将于后续段落配合其它附图举例说明。
在本实施例中，每一导线组G的第二导线群G2的多条第一辅助线VSS1的多个信号与第一导线群G1的一第二栅极线VG的一栅极关闭信号实质上相同。也就是说，在大部分的时间内(即，与下述的一第二栅极线VG电性连接之至少一像素列R的多个薄膜晶体管毋须被开启时)，第二导线群G2的一第一辅助线VSS1与第一导线群G1的一第二栅极线VG具有相同的信号，而第二导线群G2的一第一辅助线VSS1所形成的电场分布与第一导线群G1的一第二栅极线VG所形成的电场分布实质上相同。举例而言，在本实施例中，所述栅极关闭信号可以是-9伏特～-10伏特之间的一直流电信号；于上述大部分的时间内，第一导线群G1的一第二栅极线VG及第二导线群G2的第一辅助线VSS1可皆具有-9伏特～-10伏特之间的一直流电信号，但本发明不以此为限。
在本实施例中，第二导线群G2的一第一辅助线VSS1具有一直流电位DC1，一第一导线群G1的第二共用线CL2具有一直流电位DC2，且DC1≠DC2。在本实施例中，|DC1-DC2|>1V(伏特)。举例而言，在本实施例中，直流电位DC1可介于-9伏特～-10伏特，而直流电位DC2可介于1伏特～6伏特，但本发明不以此为限。
在本实施例中，每一第一导线群G1更可选择性包括多条第二辅助线VSS2，其中每一第二辅助线VSS2与第一导线群G1的一第二栅极线VG设置于多个像素行C的相邻两者之间，且每一第二辅助线VSS2与第一导线群G1的第二栅极线VG于结构上分离。
在本实施例中，第一导线群G1的多条第二辅助线VSS2与第二导线群G2的多条第一辅助线VSS1电性连接。也就是说，第一导线群G1的第二辅助线VSS2与第二导线群G2的第一辅助线VSS1可具有相同的电位。
具体而言，在本实施例中，像素阵列基板100-1还包括设置于基底110上且位于多个像素结构PX之第一侧S1的一第一周边走线L1，第一导线群G1的第二辅助线VSS2与第二导线群G2的第一辅助线VSS1可皆直接电性连接至第一周边走线L1。
像素阵列基板100-1还包括设置于基底110上且位于多个像素结构PX之第二侧S2的一第二周边走线L2，第一导线群G1的第二共用线CL2及第二导线群G2的第二共用线CL2可皆直接电性连接至第二周边走线L2。第一周边走线L1及第二周边走线L2是分别通过彼此独立的第一连接线l1及第二连接线l2电性连接至驱动元件(例如但不限于：印刷电路板；未绘示)。
在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重述。
图2为本发明一实施例的像素阵列基板100-2的示意图。
图2的像素阵列基板100-2与图1的像素阵列基板100-1类似，两者的差异在于：两者的导线组G的多条第二栅极线VG、多条第二共用线CL2及多条第一辅助线VSS1的排列方式不同。
请参照图2，具体而言，在本实施例中，每一导线组G是包括在第一方向D1上依序排列的一第二共用线CL2、一第二栅极线VG、一第二栅极线VG、一第二共用线CL2、一第二栅极线VG、一第二栅极线VG、一第二共用线CL2、一第一辅助线VSS1及一第一辅助线VSS1。
图3为本发明一实施例之像素阵列基板100-3的示意图。
图3的像素阵列基板100-3与图1的像素阵列基板100-1类似，两者的差异在于：两者的导线组G的多条第二栅极线VG、多条第二共用线CL2及多条第一辅助线VSS1的排列方式不同。
请参照图3，具体而言，在本实施例中，每一第一导线群G1的第二共用线CL2设置于第一导线群G1的多条第二栅极线VG之间，且第二导线群G2的第二共用线CL2设置于第二导线群G2的多条第一辅助线VSS1之间。也就是说，在本实施例中，每一导线组G可包括在第一方向D1上依序排列的一第二栅极线VG、一第二共用线CL2、一第二栅极线VG、一第二栅极线VG、一第二共用线CL2、一第二栅极线VG、一第一辅助线VSS1、一第二共用线CL2及一第一辅助线VSS1。
图4为本发明一实施例的像素阵列基板100-4的示意图。图4的像素阵列基板100-4与图1的像素阵列基板100-1类似，两者的差异在于：两者的导线组G的组成不同。
请参照图4，具体而言，在本实施例中，每一导线组G包括在第一方向D1上依序排列的多个第一导线群G1及一第二导线群G2，其中每一第一导线群G1包括多条第二栅极线VG及一第二共用线CL2，第二导线群G2包括一第二栅极线VG、一第一辅助线VSS1及一第二共用线CL2，且每一第一导线群G1的多条第二栅极线VG及一第二共用线CL2在第一方向D1上的排列顺序分别与第二导线群G2的一第二栅极线VG、一第一辅助线VSS1及一第二共用线CL2在第一方向D1上的排列顺序相同。
举例而言，在本实施例中，每一第一导线群G1的多条第二栅极线VG及第二共用线CL2在第一方向D1上依序排列，且第二导线群G2的第一辅助线VSS1、第二栅极线VG及第二共用线CL2在第一方向D1上依序排列。也就是说，在本实施例中，每一导线组G是包括在第一方向D1上依序排列的一第二栅极线VG、一第二栅极线VG、一第二共用线CL2、一第二栅极线VG、一第二栅极线VG、一第二共用线CL2、第一辅助线VSS1、第二栅极线VG及第二共用线CL2。
图5为本发明一实施例的像素阵列基板100-5的示意图。
图5的像素阵列基板100-5与图4的像素阵列基板100-1类似，两者的差异在于：两者的导线组G的多条第二栅极线VG、多条第二共用线CL2及一第一辅助线VSS1的排列方式不同。
请参照图5，具体而言，在本实施例中，每一第一导线群G1的多条第二栅极线VG及一第二共用线CL2在第一方向D1上依序排列，且第二导线群G2之第二栅极线VG、第一辅助线VSS1及第二共用线CL2在第一方向D1上依序排列。也就是说，在本实施例中，每一导线组G是包括在第一方向D1上依序排列的一第二栅极线VG、一第二栅极线VG、一第二共用线CL2、一第二栅极线VG、一第二栅极线VG、一第二共用线CL2、第二栅极线VG、第一辅助线VSS1及一第二共用线CL2。
图6为本发明一实施例的像素阵列基板100-6的示意图。
图6的像素阵列基板100-6与图4的像素阵列基板100-4类似，两者的差异在于：两者的导线组G的多条第二栅极线VG、多条第二共用线CL2及一第一辅助线VSS1的排列方式不同。
请参照图6，具体而言，在本实施例中，每一导线组G是包括在第一方向D1上依序排列的一第二共用线CL2、一第二栅极线VG、一第二栅极线VG、一第二共用线CL2、一第二栅极线VG、一第二栅极线VG、一第二共用线CL2、第二栅极线VG及第一辅助线VSS1。
图7为本发明一实施例的像素阵列基板100-7的示意图。
图7的像素阵列基板100-7与图4的像素阵列基板100-4类似，两者的差异在于：两者之导线组G的多条第二栅极线VG、多条第二共用线CL2及一第一辅助线VSS1的排列方式不同。
请参照图7，具体而言，在本实施例中，每一导线组G是包括在第一方向D1上依序排列的一第二共用线CL2、一第二栅极线VG、一第二栅极线VG、一第二共用线CL2、一第二栅极线VG、一第二栅极线VG、一第二共用线CL2、一第一辅助线VSS1及一第二栅极线VG。
图8为本发明一实施例的像素阵列基板100-8的示意图。
图8的像素阵列基板100-8与图4的像素阵列基板100-4类似，两者的差异在于：两者的导线组G的多条第二栅极线VG、多条第二共用线CL2及一第一辅助线VSS1的排列方式不同。
请参照图8，具体而言，在本实施例中，每一第一导线群G1的第二共用线CL2设置于第一导线群G1的多条第二栅极线VG之间，且第二导线群G2的第二共用线CL2设置于第二导线群G2的第一辅助线VSS1与第二导线群G2的第二栅极线VG之间。举例而言，在本实施例中，导线组G是包括在第一方向D1上依序排列的一第二栅极线VG、一第二共用线CL2、第二栅极线VG、一第二栅极线VG、一第二共用线CL2、第二栅极线VG、一第一辅助线VSS1、一第二共用线CL2及一第二栅极线VG。
图9为本发明一实施例的像素阵列基板100-9的示意图。
图9的像素阵列基板100-9与图4的像素阵列基板100-4类似，两者的差异在于：两者的导线组G的多条第二栅极线VG、多条第二共用线CL2及一第一辅助线VSS1的排列方式不同。
请参照图9，具体而言，在本实施例中，每一第一导线群G1的第二共用线CL2设置于第一导线群G1的多条第二栅极线VG之间，且第二导线群G2的第二共用线CL2设置于第二导线群G2的第一辅助线VSS1与第二导线群G2的第二栅极线VG之间。举例而言，在本实施例中，导线组G包括在第一方向D1上依序排列的一第二栅极线VG、一第二共用线CL2、第二栅极线VG、一第二栅极线VG、一第二共用线CL2、第二栅极线VG、一第二栅极线VG、一第二共用线CL2及一第一辅助线VSS1。
图10为本发明一实施例的像素阵列基板100-10的示意图。
图10的像素阵列基板100-10与图1的像素阵列基板100-1类似，两者的差异在于：两者的导线组G的组成不同。
请参照图10，具体而言，在本实施例中，每一导线组G包括在第一方向D1上依序排列的多个第一导线群G1及一第二导线群G2。每一第一导线群G1包括一第二栅极线VG及多条第二共用线CL2。第二导线群G2包括一第一辅助线VSS1及多条第二共用线CL2。特别是，每一第一导线群G1的第二栅极线VG及多条第二共用线CL2在第一方向D1上的排列顺序分别与第二导线群G2的第一辅助线VSS1及多条第二共用线CL2在第一方向D1上的排列顺序相同。
举例而言，在本实施例中，每一第一导线群G1的一第二栅极线VG及多条第二共用线CL2在第一方向D1上依序排列，且第二导线群G2的第一辅助线VSS1及多条第二共用线CL2在第一方向D1上依序排列。也就是说，在本实施例中，每一导线组G是包括在第一方向D1上依序排列的一第二栅极线VG、一第二共用线CL2、一第二共用线CL2、一第二栅极线VG、一第二共用线CL2、一第二共用线CL2、一第一辅助线VSS1、一第二共用线CL2及一第二共用线CL2。
图11为本发明一实施例的像素阵列基板100-11的示意图。
图11的像素阵列基板100-11与图10的像素阵列基板100-10类似，两者的差异在于：两者的导线组G的多条第二栅极线VG、多条第二共用线CL2及一第一辅助线VSS1的排列方式不同。
请参照图11，具体而言，在本实施例中，每一导线组G是包括在第一方向D1上依序排列的一第二共用线CL2、一第二共用线CL2、一第二栅极线VG、一第二共用线CL2、一第二共用线CL2、一第二栅极线VG、一第二共用线CL2、一第二共用线CL2及一第一辅助线VSS1。
图12为本发明一实施例的像素阵列基板100-12的示意图。
图12的像素阵列基板100-12与图10的像素阵列基板100-10类似，两者的差异在于：两者的导线组G的多条第二栅极线VG、多条第二共用线CL2及一第一辅助线VSS1的排列方式不同。
请参照图12，在本实施例中，每一第一导线群G1的第二栅极线VG设置于第一导线群G1的多条第二共用线CL2之间，且第二导线群G2的第一辅助线VSS1设置于第二导线群G2的多条第二共用线CL2之间。也就是说，在本实施例中，每一导线组G是包括在第一方向D1上依序排列的一第二共用线CL2、一第二栅极线VG、一第二共用线CL2、一第二共用线CL2、一第二栅极线VG、一第二共用线CL2、一第二共用线CL2、一第一辅助线VSS1及一第二共用线CL2。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (22)

1.一种像素阵列基板，其特征在于，包括：
一基底；
多条数据线，设置于该基底上，且在一第一方向上排列；
多条第一栅极线，设置于该基底上，且在与该第一方向交错的一第二方向上排列；
多个像素结构，设置于该基底上，且电性连接至该些数据线及该些第一栅极线；
多条第一共用线，设置于该基底上，在该第二方向上排列，且与该些像素结构重叠；以及
多个导线组，设置于该基底上，且在该第一方向上排列，其中每一该导线组包括：
多个第一导线群，每一该第一导线群包括多条第二栅极线及一第二共用线，每一该第一导线群的该些第二栅极线电性连接至该些第一栅极线的多条第一栅极线，且每一该第一导线群的该第二共用线电性连接至该些第一共用线的至少一者；以及
一第二导线群，该些第一导线群及该第二导线群在该第一方向上依序排列，该第二导线群包括多条第一辅助线及一第二共用线，且该第二导线群的该第二共用线电性连接至该些第一共用线的至少一者；
其中，每一该第一导线群的该些第二栅极线及该第二共用线在该第一方向上的排列顺序分别与该第二导线群的该些第一辅助线及该第二共用线在该第一方向上的排列顺序相同。
2.如权利要求1所述的像素阵列基板，其特征在于，该第二导线群的该些第一辅助线的多个信号与一该第一导线群的一该第二栅极线的一栅极关闭信号实质上相同。
3.如权利要求1所述的像素阵列基板，其特征在于，该第二导线群的一该第一辅助线具有一直流电位DC1，一该第一导线群的该第二共用线具有一直流电位DC2，且|DC1-DC2|>1V。
4.如权利要求1所述的像素阵列基板，其特征在于，该些像素结构排成多个像素行，该些像素行在该第一方向上排列，每一该像素行的多个像素结构在该第二方向上排列，而每一该第一导线群更包括：
多条第二辅助线，其中每一该第二辅助线与该第一导线群的一该第二栅极线设置于该些像素行的相邻两者之间，且每一该第二辅助线与该第一导线群的该第二栅极线于结构上分离。
5.如权利要求4所述的像素阵列基板，其特征在于，该第一导线群的该些第二辅助线与该第二导线群的该些第一辅助线电性连接。
6.如权利要求1所述的像素阵列基板，其特征在于，每一该第一导线群的该些第二栅极线及该第二共用线在该第一方向上依序排列，且该第二导线群的该些第一辅助线及该第二共用线在该第一方向上依序排列。
7.如权利要求1所述的像素阵列基板，其特征在于，每一该第一导线群的该第二共用线设置于该第一导线群的该些第二栅极线之间，且该第二导线群的该第二共用线设置于该第二导线群的该些第一辅助线之间。
8.一种像素阵列基板，其特征在于，包括：
一基底；
多条数据线，设置于该基底上，且在一第一方向上排列；
多条第一栅极线，设置于该基底上，且在与该第一方向交错的一第二方向上排列；
多个像素结构，设置于该基底上，且电性连接至该些数据线及该些第一栅极线；
多条第一共用线，设置于该基底上，在该第二方向上排列，且与该些像素结构重叠；以及
多个导线组，设置于该基底上，且在该第一方向上排列，其中每一该导线组包括：
多个第一导线群，每一该第一导线群包括多条第二栅极线及一第二共用线，每一该第一导线群的该些第二栅极线电性连接至该些第一栅极线的多条第一栅极线，且每一该第一导线群的该第二共用线电性连接至该些第一共用线的至少一者；以及
一第二导线群，该些第一导线群及该第二导线群在该第一方向上依序排列，该第二导线群包括一第二栅极线、一第一辅助线及一第二共用线，该第二导线群的该第二栅极线电性连接至该些第一栅极线的一者，且该第二导线群的该第二共用线电性连接至该些第一共用线的至少一者；
其中，每一该第一导线群的该些第二栅极线及该第二共用线在该第一方向上的排列顺序分别与该第二导线群的该第二栅极线、该第一辅助线及该第二共用线在该第一方向上的排列顺序相同。
9.如权利要求8所述的像素阵列基板，其特征在于，该第二导线群的该第一辅助线的信号与一该第一导线群的一该第二栅极线的一栅极关闭信号实质上相同。
10.如权利要求8所述的像素阵列基板，其特征在于，该第二导线群的该第一辅助线具有一直流电位DC1，一该第一导线群的该第二共用线具有一直流电位DC2，且|DC1-DC2|>1V。
11.如权利要求8所述的像素阵列基板，其特征在于，该些像素结构排成多个像素行，该些像素行在该第一方向上排列，每一该像素行的多个像素结构在该第二方向上排列，而每一该第一导线群更包括：
多条第二辅助线，其中每一该第二辅助线与该第一导线群的一该第二栅极线设置于该些像素行的相邻两者之间，且每一该第二辅助线与该第一导线群的该第二栅极线于结构上分离。
12.如权利要求11所述的像素阵列基板，其特征在于，该第一导线群的该些第二辅助线与该第二导线群的该第一辅助线电性连接。
13.如权利要求8所述的像素阵列基板，其特征在于，每一该第一导线群的该些第二栅极线及该第二共用线在该第一方向上依序排列，且该第二导线群的该第一辅助线、该第二栅极线及该第二共用线在该第一方向上依序排列。
14.如权利要求8所述的像素阵列基板，其特征在于，每一该第一导线群的该些第二栅极线及该第二共用线在该第一方向上依序排列，且该第二导线群的该第二栅极线、该第一辅助线及该第二共用线在该第一方向上依序排列。
15.如权利要求8所述的像素阵列基板，其特征在于，每一该第一导线群的该第二共用线设置于该第一导线群的该些第二栅极线之间，且该第二导线群的该第二共用线设置于该第二导线群的该第一辅助线与该第二导线群的该第二栅极线之间。
16.一种像素阵列基板，其特征在于，包括：
一基底；
多条数据线，设置于该基底上，且在一第一方向上排列；
多条第一栅极线，设置于该基底上，且在与该第一方向交错的一第二方向上排列；
多个像素结构，设置于该基底上，且电性连接至该些数据线及该些第一栅极线；
多条第一共用线，设置于该基底上，在该第二方向上排列，且与该些像素结构重叠；以及
多个导线组，设置于该基底上，且在该第一方向上排列，其中每一该导线组包括：
多个第一导线群，每一该第一导线群包括一第二栅极线及多条第二共用线，每一该第一导线群的该第二栅极线电性连接至该些第一栅极线的一者，每一该第一导线群的该些第二共用线电性连接至该些第一共用线的多条第一共用线；以及
一第二导线群，该些第一导线群及该第二导线群在该第一方向上依序排列，该第二导线群包括一第一辅助线及多条第二共用线，且该第二导线群的该些第二共用线电性连接至该些第一共用线的多条第一共用线；
其中，每一该第一导线群的该第二栅极线及该些第二共用线在该第一方向上的排列顺序分别与该第二导线群之该第一辅助线及该些第二共用线在该第一方向上的排列顺序相同。
17.如权利要求16所述的像素阵列基板，其特征在于，该第二导线群的该第一辅助线的信号与一该第一导线群的一该第二栅极线的一栅极关闭信号实质上相同。
18.如权利要求16所述的像素阵列基板，其特征在于，该第二导线群的一该第一辅助线具有一直流电位DC1，一该第一导线群的该第二共用线具有一直流电位DC2，且|DC1-DC2|>1V。
19.如权利要求16所述的像素阵列基板，其特征在于，该些像素结构排成多个像素行，该些像素行在该第一方向上排列，每一该像素行的多个像素结构在该第二方向上排列，而每一该第一导线群更包括：
一第二辅助线，与该第一导线群的该第二栅极线设置于该些像素行的相邻两者之间，且该第二辅助线与该第一导线群的该第二栅极线于结构上分离。
20.如权利要求19所述的像素阵列基板，其特征在于，该第一导线群的该第二辅助线与该第二导线群的该第一辅助线电性连接。
21.如权利要求16所述的像素阵列基板，其特征在于，每一该第一导线群的该第二栅极线及该些第二共用线在该第一方向上依序排列，且该第二导线群的该第一辅助线及该些第二共用线在该第一方向上依序排列。
22.如权利要求16所述的像素阵列基板，其特征在于，每一该第一导线群的该第二栅极线设置于该第一导线群的该些第二共用线之间，且该第二导线群的该第一辅助线设置于该第二导线群的该些第二共用线之间。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020123279A1 (en) 2018-12-11 2020-06-18 Eastman Chemical Company Self-curable and low temperature curable coating compositions

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM371907U (en) * 2009-08-05 2010-01-01 Wintek Corp Pixel array and vertical alignment liquid crystal display panel
US20100053489A1 (en) * 2008-08-26 2010-03-04 Chunghwa Picture Tubes, Ltd. Pixel array substrate
US20110075089A1 (en) * 2009-09-30 2011-03-31 Au Optronics Corporation Fan-out circuit and display panel
TW201124784A (en) * 2010-01-13 2011-07-16 Century Display Shenzhen Co Double gate pixel array substrate
TW201131267A (en) * 2010-03-15 2011-09-16 Au Optronics Corp Active device array substrate
CN202548496U (zh) * 2012-01-05 2012-11-21 中华映管股份有限公司 画素阵列基板
CN103984143A (zh) * 2014-02-12 2014-08-13 友达光电股份有限公司 显示面板
TW201601292A (zh) * 2014-06-17 2016-01-01 友達光電股份有限公司 製作顯示面板之方法
CN105549285A (zh) * 2016-01-04 2016-05-04 友达光电股份有限公司 像素结构
CN105655346A (zh) * 2014-11-28 2016-06-08 乐金显示有限公司 薄膜晶体管阵列基板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101770743B (zh) 2010-02-21 2012-05-30 友达光电股份有限公司 具有抑制共用电压的涟波的显示器及显示面板
US9646559B2 (en) 2012-08-10 2017-05-09 Lg Display Co., Ltd. Liquid crystal display device
KR102016568B1 (ko) * 2013-06-27 2019-08-30 엘지디스플레이 주식회사 네로우 베젤을 갖는 표시장치와 그 제조 방법
CN107357105A (zh) * 2017-09-05 2017-11-17 京东方科技集团股份有限公司 一种阵列基板、显示面板、显示装置
TWI694362B (zh) 2018-12-27 2020-05-21 友達光電股份有限公司 觸控顯示器
US11036107B2 (en) * 2019-02-28 2021-06-15 Panasonic Liquid Crystal Display Co., Ltd. Liquid crystal display device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100053489A1 (en) * 2008-08-26 2010-03-04 Chunghwa Picture Tubes, Ltd. Pixel array substrate
TWM371907U (en) * 2009-08-05 2010-01-01 Wintek Corp Pixel array and vertical alignment liquid crystal display panel
US20110075089A1 (en) * 2009-09-30 2011-03-31 Au Optronics Corporation Fan-out circuit and display panel
TW201124784A (en) * 2010-01-13 2011-07-16 Century Display Shenzhen Co Double gate pixel array substrate
TW201131267A (en) * 2010-03-15 2011-09-16 Au Optronics Corp Active device array substrate
CN202548496U (zh) * 2012-01-05 2012-11-21 中华映管股份有限公司 画素阵列基板
CN103984143A (zh) * 2014-02-12 2014-08-13 友达光电股份有限公司 显示面板
TW201601292A (zh) * 2014-06-17 2016-01-01 友達光電股份有限公司 製作顯示面板之方法
CN105655346A (zh) * 2014-11-28 2016-06-08 乐金显示有限公司 薄膜晶体管阵列基板
CN105549285A (zh) * 2016-01-04 2016-05-04 友达光电股份有限公司 像素结构

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