CN112864163A - 一种虚拟沟道孔的制备方法及三维存储器 - Google Patents
一种虚拟沟道孔的制备方法及三维存储器 Download PDFInfo
- Publication number
- CN112864163A CN112864163A CN202110007211.8A CN202110007211A CN112864163A CN 112864163 A CN112864163 A CN 112864163A CN 202110007211 A CN202110007211 A CN 202110007211A CN 112864163 A CN112864163 A CN 112864163A
- Authority
- CN
- China
- Prior art keywords
- layer
- virtual channel
- superposed
- superposed layer
- channel hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 18
- 238000002360 preparation method Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 33
- 239000000463 material Substances 0.000 claims abstract description 30
- 238000002955 isolation Methods 0.000 claims abstract description 18
- 238000005520 cutting process Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 50
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 22
- 239000004065 semiconductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000013500 data storage Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000004308 accommodation Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000005265 energy consumption Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000635 electron micrograph Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- QAOWNCQODCNURD-UHFFFAOYSA-N sulfuric acid Substances OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
本发明公开一种虚拟沟道孔的制备方法及三维存储器，所述制备方法包括以下步骤：提供一衬底，所述衬底上设有多个芯片单元，相邻所述芯片单元之间设有切割道区，所述切割道区内设有一图形对准区；间隔不同预设距离刻蚀衬底，在所述图形对准区形成多个开口；移除所述图形对准区表面的顶层叠置层，暴露所述第五叠置层；在所述多个开口及所述第五叠置层表面沉积隔离材料，形成隔离材料层；平坦化处理所述隔离材料层及所述第五叠置层，使剩余所述隔离材料层与所述第四叠置层表面平齐；移除所述第四叠置层，获得多组规则排列的沟槽，用来供所述虚拟沟道孔对准。本发明解决了虚拟沟道孔制备步骤冗长，制造成本高且对准精度差的问题。
Description
技术领域
本发明属于三维存储器技术领域，特别是涉及一种虚拟沟道孔的制备方法及三维存储器。
背景技术
三维存储器通过垂直堆叠多层数据存储单元来解决二维或者平面闪存带来的限制，支持在更小的空间内容纳更高的存储容量，进而有效降低成本和能耗。相关技术中的三维存储器的控制栅极通常是通过后栅工艺形成的。所谓后栅工艺也就是最初形成的堆叠层中包含若干间隔排列的牺牲层，后续制程中去除牺牲层，并在牺牲层原有的空间内填充极介质(如金属或多晶硅等)的工艺。在采用后栅工艺形成三维存储器的控制栅极的过程中，当已经去除牺牲层还未填充栅极介质时，整个器件通过沟道孔(CH，ChannelHole)支撑，但随着现有的三维存储器在高度上垂直堆叠的数据存储单元层数的增大，并且随着沟道通孔尺寸的日益缩减，牺牲层的去除后CH的支撑力不够，容易导致整体结构的坍塌，造成损失。为了解决牺牲层去除后整体结构坍塌的问题，用来起到支撑作用的虚拟沟道孔(DCH，DummyChannelHole)应运而生。相关技术中，DCH与CH仅作用不同，DCH与CH的制造工艺完全相同，结构也完全一致。虚拟沟道孔的刻蚀目前使用的为不透光材质的硬掩模，由于硬掩模不透光，为了虚拟沟道孔对准的目的，通常在虚拟沟道孔制备前增加很多工艺步骤，为虚拟沟道孔的刻蚀制作对准标记，这使得整个制备过程冗长。另外在目前的技术中，虚拟沟道孔和沟道孔的制作过程需要共用同一张对准光罩，这样也会带来对准难度大，对准不准确等问题。
发明内容
本发明的目的在于提供一种虚拟沟道孔的制备方法及三维存储器，解决了原虚拟沟道孔制备工艺步骤冗长，制造成本高且对准精度差的问题。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种虚拟沟道孔的制备方法，其至少包括以下步骤：
提供一衬底，所述衬底上设有多个芯片单元，相邻所述芯片单元之间设有切割道区，所述切割道区内设有一图形对准区；
所述衬底包括层叠设置的第一叠置层、第二叠置层、第三叠置层、第四叠置层及第五叠置层，所述第五叠置层表面设有顶层叠置层；
间隔不同预设距离沿所述顶层叠置层向下刻蚀至所述第一叠置层表面停止，在所述图形对准区形成多个开口；
移除所述图形对准区表面的顶层叠置层，暴露所述第五叠置层；
在所述多个开口及所述第五叠置层表面沉积隔离材料层；
平坦化处理所述图形对准区内的所述隔离材料层及所述第五叠置层，使剩余所述隔离材料层与所述第四叠置层表面平齐；
移除所述第四叠置层，获得多组规则排列的沟槽，用来供所述虚拟沟道孔对准。
在本发明的一个实施例中，所述第一叠置层、第二叠置层、第三叠置层、第四叠置层及第五叠置层之间的厚度不相同。
在本发明的一个实施例中，所述沟槽的宽度与所述虚拟沟道孔的宽度相等。
在本发明的一个实施例中，所述第四叠置层的厚度不小于270nm。
在本发明的一个实施例中，所述图形对准区呈回字型。
在本发明的一个实施例中，所述图形对准区内包括多组所述对准标记。
在本发明的一个实施例中，所述图形对准区中形成的所述沟槽的位置对应于所述芯片单元中的虚拟沟道孔所在的位置。
在本发明的一个实施例中，所述隔离材料层所用材料为四乙氧基硅烷。
在本发明的一个实施例中，在所述图形对准区形成多个沟槽的工艺步骤与所述芯片单元内的刻蚀过程同时进行。
在本发明的一个实施例中，将制备多个沟槽所需的光罩图案设置在所述芯片单元刻蚀所用光罩的对应切割道的位置上。
本发明还提供一种三维存储器，所述三维存储器采用本发明的虚拟沟道孔的制备方法获得。
本发明通过在现有的衬底上为虚拟沟道孔的刻蚀单独制作对准标记光罩，使虚拟沟道孔的刻蚀不需要与沟道孔刻蚀共用对准光罩，使虚拟沟道孔的刻蚀可以更精确的对准，提高对准精度，同时本发明的对准标记是在现有的衬底的切割道区制作的，可以与芯片单元区的刻蚀步骤同时进行，相对于原虚拟沟道孔制备工艺步骤节省了多个步骤，有效降低了工艺制造成本，另外也不影响衬底上其他结构的后续制作，对整个集成电路的制作没有影响。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种虚拟沟道孔的制备方法的方法流程图；
图2为本发明虚拟沟道孔的对准标记的结构示意图；
图3为图1中衬底结构示意图；
图4和图5为对应图1中步骤S3的示意图；
图6为对应图1中步骤S4的示意图；
图7为对应图1中步骤S5的示意图；
图8和图9为对应图1中步骤S6的示意图；
图10为对应图1中步骤S7的示意图；
图11为本发明虚拟沟道孔对准标记的电镜图；
图12为本发明虚拟沟道孔对准标记中沟槽的电镜图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
三维存储器通过垂直堆叠多层数据存储单元来解决二维或者平面闪存带来的限制，支持在更小的空间内容纳更高的存储容量，进而有效降低成本和能耗，在三维存储器中的虚拟沟道孔(DCH，DummyChannelHole)起到支撑的作用，防止牺牲层去除后整体结构坍塌。随着集成度的越来越高，三维存储器已经从32层发展到64层，甚至更高的层数，这需要在晶片上曝光几层乃至几十层的掩模图案来形成完整的电路结构。每次光刻在曝光前都需要将用于该次光刻的光罩与晶片上已曝光的第一层图案或者前一层或几层的图案精确对准。光刻的套准精度控制决定了集成电路的复杂度和功能密度。因此不同层图案之间要保证套刻对位精度，在形成虚拟沟道孔的过程中，为了虚拟沟道孔对准的目的，在虚拟沟道孔制备前增加很多工艺步骤，为虚拟沟道孔的刻蚀制作对准标记，这使得整个制备过程冗长。另外，虚拟沟道孔和沟道孔的制作过程如果共用同一张对准光罩，这样也会带来对准难度大，对准不准确等问题。具体的，虚拟沟道孔的对准与沟道孔的对准共用一张光罩，那么虚拟沟道孔的套刻只能部分对准，这使得对准精度难以保证，同时，制作虚拟沟道孔的对准光罩至少增加四个步骤，例如涂胶、刻蚀、去胶，清洗，这些工艺步骤的花费会大幅增加制造成本。
值得说明的是，形成虚拟沟道孔的过程中需要的对准标记的深度例如为～2500+/-250A，而本发明中衬底的第四叠置层的厚度区间就在此范围内，而第四叠置层在最终的集成电路制备中也要除去，因此本发明考虑在衬底的切割道区制作一专门用于虚拟沟道孔的对准标记图形，在经过集成电路常规制作工艺程序中去除最顶层氮化物的工序后，在切割道区形成的对准标记图形自然形成，并用于之后的虚拟沟道孔的刻蚀过程中的对准，此过程无需增加虚拟沟道孔对准光罩单独制作的工艺步骤，大大的节省了整体的制造成本，整体的制造成本可以大幅降低。
请参阅图1，本发明提供一种虚拟沟道孔的制备方法，所述制作方法包括以下步骤：
S1.提供一衬底100，所述衬底100上设有多个芯片单元，相邻所述芯片单元之间设有切割道区，所述切割道区内设有一图形对准区200；
S2.所述衬底100包括层叠设置的第一叠置层101、第二叠置层102、第三叠置层103、第四叠置层104及第五叠置层105，所述第五叠置层105表面设有顶层叠置层106；
S3.间隔不同预设距离沿所述顶层叠置层106向下刻蚀至所述第一叠置层101表面停止，在所述图形对准区200形成多个开口；
S4.移除所述图形对准区200表面的顶层叠置层106，暴露所述第五叠置层105；
S5.在所述多个开口及所述第五叠置层105表面沉积隔离材料层107；
S6.平坦化处理所述图形对准区200内的所述隔离材料层107及所述第五叠置层105，使剩余所述隔离材料层107与所述第四叠置层104表面平齐；
S7.移除所述第四叠置层104，获得多组规则排列的沟槽300，用来供所述虚拟沟道孔对准。
请参阅图1及图3，在步骤S1中，首先提供一衬底100，所述衬底100上设有多个芯片单元，相邻所述芯片单元之间设有切割道区，所述切割道区内设有一图形对准区200，所述图形对准区200呈回字型，在回字型的图形对准区200内可以包括多组对准标记图案。所述衬底100的材料可以包括但不仅限于单晶或多晶半导体材料，衬底100还可以包括本征单晶硅衬底100或掺杂的硅衬底100。该衬底100包括第一掺杂类型的衬底100，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅以所述第一掺杂类型为P型作为示例，即本实施例中，所述衬底100仅以P型衬底100作为示例，例如为P型硅衬底100。在一些实施例中，衬底100还可以为单晶硅衬底100，Ge衬底100，SiGe衬底100，绝缘体上硅(SilionOnInsulation，SOI)或任意组合，根据器件的实际需求，可以选择合适的半导体材料作为衬底100，在此不作限定。在一些实施例中，衬底100还可以由化合物半导体材料组成，该化合物半导体材料例如为III-V族半导体材料或II-VI族半导体材料。本实施例中，所述芯片单元例如为裸片，相邻裸片之间设有切割道区，用于分隔裸片。
请参阅图1及图3，在步骤S2中，所述衬底100包括层叠设置的第一叠置层101、第二叠置层102、第三叠置层103、第四叠置层104及第五叠置层105，所述第五叠置层105表面设有顶层叠置层106。其中第一叠置层101例如为氧化物层，第二叠置层102例如为氮化物层，第三叠置层103例如为氧化物层，第四叠置层104例如为氮化物层，第五叠置层105例如为氧化物层，顶层叠置层106例如为金属氧化物层。其中所述第一叠置层101、第二叠置层102、第三叠置层103、第四叠置层104及第五叠置层105之间的厚度不相同，具体厚度值可根据集成电路产品的需求进行设置，本实施例中第四叠置层104的厚度不小于270nm，例如在～2500+/-250A范围内，另外第二叠置层102厚度例如为320A、第三叠置层103厚度例如为2200A、第四叠置层104厚度例如为2700A、第五叠置层105厚度例如为180A、顶层叠置层106的厚度例如为1200A。
请参阅图2、图4及图5，在步骤S3中，在回字型的图形对准区200内制备多组对准标记图案的方法为：间隔不同预设距离沿所述顶层叠置层106向下刻蚀至所述第一叠置层101表面，形成多个开口。此过程可以与芯片单元中的刻蚀过程同时进行，而无需额外的工艺步骤，具体的，可以将制备多个开口所需的光罩图案设置在所述芯片单元刻蚀所用光罩的对应切割道的位置上，在本实施例中，可例如利用反应离子刻蚀或等离子体刻蚀工艺进行开口刻蚀，即通过反应离子刻蚀或等离子体刻蚀工艺依次刻蚀顶层叠置层106、第五叠置层105、第四叠置层104、第三叠置层103、第二叠置层102，直至第一叠置层101表面刻蚀停止，形成多个开口。更具体的，在一些实施例中，可例如利用旋涂法在所述顶层叠置层106上形成光刻胶层，经过曝光，显影工艺，在所述光刻胶层上形成开口图案，获得第一图案化光阻层108，以第一图案化光阻层108为掩膜，去除位于所述开口图案下的所述顶层叠置层106、第五叠置层105、第四叠置层104、第三叠置层103、第二叠置层102，直至第一叠置层101表面刻蚀停止，然后可以采用湿法清洗去除光刻胶层。
请参阅图4及图5，在一些实施例中，在所述衬底100上涂敷一层光刻胶层，所述光刻胶层可以是正胶也可以是负胶，所述光刻胶层覆盖芯片单元也同时覆盖切割道区内的图形对准区200，再在光刻胶层上设置一光罩，所述光罩上包括与图形对准区200开口对应图案及芯片单元刻蚀所需的光罩图案，对涂有光刻胶层的衬底100进行曝光，光刻胶层感光后其特性发生改变，正胶的感光部分变得容易溶解，而负胶则相反。然后对衬底100进行显影，正胶经过显影后被溶解，只留下未受光照的部分，若是采用负胶，则受到光照的部分会变得不易溶解，经过显影后，留下光照部分。之后再对衬底100进行刻蚀，在衬底100上对应切割道区形成开口，而在芯片单元形成工艺所需的刻蚀结构，最后再去掉剩余光刻胶。此时在图形对准区200形成的开口结构由于形成于切割道区，因此对于之后芯片单元的后续加工没有任何影响，在芯片单元的后续刻蚀过程中，可以通过遮蔽物将所形成的开口进行覆盖，避免曝光。
请参阅图6，在步骤S4中，移除所述图形对准区200表面的顶层叠置层106，暴露所述第五叠置层105。可以采用湿法刻蚀或干法刻蚀的方法移除顶层叠置层106，本实施例中例如采用浓热硫酸去除顶层叠置层106，暴露第五叠置层105，此过程可以与芯片单元区的刻蚀过程同时进行，以达到节省整体工艺步骤的目的。
请参阅图7、图8及图9，在步骤S5和步骤S6中，在所述多个开口及所述第五叠置层105表面沉积隔离材料层107。本实施例中，所述隔离材料层107材料例如为正硅酸乙酯，本实施例中，例如利用高密度等离子体化学气相沉积法在所述多个开口及所述第五叠置层105表面沉积正硅酸乙酯，以填充开口，然后例如通过化学机械研磨平坦化处理所述隔离材料层107及第五叠置层105，使所述隔离材料层107与所述第四叠置层104表面平齐。此过程可以与芯片单元区的刻蚀过程同时进行，以达到节省整体工艺步骤的目的。
请参阅图10、图11及图12，在步骤S7中，移除所述第四叠置层104，获得多组规则排列的沟槽300作为对准标记，用来供所述虚拟沟道孔对准，所述沟槽300的位置对应于所述芯片单元中的虚拟沟道孔的位置，以达到用于虚拟沟道孔对准的目的。本实施例中，沟槽300的宽度例如为2600nm，沟槽300的深度例如为270nm。具体的，在一些实施例中，可例如利用旋涂法在所述第四叠置层104及隔离材料层107表面形成光刻胶层，经过曝光，显影工艺，在所述光刻胶层上形成开口，开口对应于第四叠置层104所在位置，获得第二图案化光阻层，以第二图案化光阻层为掩膜，去除位于所述开口图案下的所述第四叠置层104，直至第三叠置层103表面刻蚀停止，然后可以采用湿法清洗去除剩余光刻胶层，至此获得多组规则排列的沟槽300作为对准标记，用来供所述虚拟沟道孔对准。通过本方法获得多组规则排列的沟槽300宽度与虚拟沟道孔宽度可以完全对应，以达到作为虚拟沟道孔对准标记的目的。
本方法通过在衬底100上为虚拟沟道孔的刻蚀单独制作对准标记，对准标记例如由多组规则排列的沟槽300形成，这使虚拟沟道孔的刻蚀不需要与沟道孔刻蚀共用对准光罩，使虚拟沟道孔的刻蚀可以更精确的对准，提高对准精度，同时本发明的对准标记是在衬底100的切割道区制作的，可以与芯片单元区的刻蚀步骤同时进行，因而可节省多个步骤，有效降低了工艺制造成本，另外也不影响衬底100上其他结构的后续制作，对整个集成电路的制作没有影响。
本发明还提供一种三维存储器，所述三维存储器采用本发明的虚拟沟道孔的制备方法获得。
在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上公开的本发明选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种虚拟沟道孔的制备方法，其特征在于，所述制作方法包括以下步骤：
提供一衬底，所述衬底上设有多个芯片单元，相邻所述芯片单元之间设有切割道区，所述切割道区内设有一图形对准区；
所述衬底包括层叠设置的第一叠置层、第二叠置层、第三叠置层、第四叠置层及第五叠置层，所述第五叠置层表面设有顶层叠置层；
间隔不同预设距离，沿所述顶层叠置层向下刻蚀至所述第一叠置层表面停止，在所述图形对准区形成多个开口；
移除所述图形对准区表面的顶层叠置层，暴露所述第五叠置层；
在所述多个开口及所述第五叠置层表面沉积隔离材料层；
平坦化处理所述图形对准区内的所述隔离材料层及所述第五叠置层，使剩余所述隔离材料层与所述第四叠置层表面平齐；
移除所述第四叠置层，获得多组规则排列的沟槽作为对准标记，用来供所述虚拟沟道孔对准。
2.根据权利要求1所述一种虚拟沟道孔的制备方法，其特征在于，所述第一叠置层、第二叠置层、第三叠置层、第四叠置层及第五叠置层之间的厚度不相同。
3.根据权利要求1所述一种虚拟沟道孔的制备方法，其特征在于，所述沟槽的宽度与待对准的所述虚拟沟道孔的宽度相等。
4.根据权利要求1所述一种虚拟沟道孔的制备方法，其特征在于，所述第四叠置层的厚度不小于270nm。
5.根据权利要求1所述一种虚拟沟道孔的制备方法，其特征在于，所述图形对准区呈回字型。
6.根据权利要求1所述一种虚拟沟道孔的制备方法，其特征在于，所述图形对准区内包括多组所述对准标记。
7.根据权利要求1所述一种虚拟沟道孔的制备方法，其特征在于，所述图形对准区中形成的所述沟槽的位置对应于所述芯片单元中的所述虚拟沟道孔所在的位置。
8.根据权利要求1所述一种虚拟沟道孔的制备方法，其特征在于，在所述图形对准区形成多个沟槽的工艺步骤与所述芯片单元内的刻蚀过程同时进行。
9.根据权利要求8所述一种虚拟沟道孔的制备方法，其特征在于，将制备多个开口所需的光罩图案设置在所述芯片单元刻蚀所用光罩的对应切割道的位置上。
10.一种三维存储器，其特征在于，所述三维存储器采用如权利要求1至权利要求9中任一项所述的虚拟沟道孔的制备方法获得。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110007211.8A CN112864163B (zh) | 2021-01-05 | 2021-01-05 | 一种虚拟沟道孔的制备方法及三维存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110007211.8A CN112864163B (zh) | 2021-01-05 | 2021-01-05 | 一种虚拟沟道孔的制备方法及三维存储器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112864163A true CN112864163A (zh) | 2021-05-28 |
| CN112864163B CN112864163B (zh) | 2021-12-07 |
Family
ID=76001726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110007211.8A Active CN112864163B (zh) | 2021-01-05 | 2021-01-05 | 一种虚拟沟道孔的制备方法及三维存储器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112864163B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102386322A (zh) * | 2010-08-25 | 2012-03-21 | 中芯国际集成电路制造(上海)有限公司 | 提高对准精度的方法 |
| US20180006041A1 (en) * | 2016-06-29 | 2018-01-04 | Sandisk Technologies Llc | Method of making three-dimensional semiconductor memory device having uniform thickness semiconductor channel |
| CN108615719A (zh) * | 2018-05-04 | 2018-10-02 | 长江存储科技有限责任公司 | 半导体器件的对准方法 |
| CN111081708A (zh) * | 2020-01-10 | 2020-04-28 | 长江存储科技有限责任公司 | 一种半导体结构及其制作方法 |
| US20200273873A1 (en) * | 2019-02-26 | 2020-08-27 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device and method for forming the same |
| CN111916425A (zh) * | 2019-05-10 | 2020-11-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体形成方法及其结构 |
| CN112038349A (zh) * | 2020-09-08 | 2020-12-04 | 长江存储科技有限责任公司 | 用于形成三维存储器件的沟道孔的方法以及三维存储器件 |
-
2021
- 2021-01-05 CN CN202110007211.8A patent/CN112864163B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102386322A (zh) * | 2010-08-25 | 2012-03-21 | 中芯国际集成电路制造(上海)有限公司 | 提高对准精度的方法 |
| US20180006041A1 (en) * | 2016-06-29 | 2018-01-04 | Sandisk Technologies Llc | Method of making three-dimensional semiconductor memory device having uniform thickness semiconductor channel |
| CN108615719A (zh) * | 2018-05-04 | 2018-10-02 | 长江存储科技有限责任公司 | 半导体器件的对准方法 |
| US20200273873A1 (en) * | 2019-02-26 | 2020-08-27 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device and method for forming the same |
| CN111916425A (zh) * | 2019-05-10 | 2020-11-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体形成方法及其结构 |
| CN111081708A (zh) * | 2020-01-10 | 2020-04-28 | 长江存储科技有限责任公司 | 一种半导体结构及其制作方法 |
| CN112038349A (zh) * | 2020-09-08 | 2020-12-04 | 长江存储科技有限责任公司 | 用于形成三维存储器件的沟道孔的方法以及三维存储器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112864163B (zh) | 2021-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101662218B1 (ko) | 다중 깊이 ｓｔｉ 방법 | |
| KR100990599B1 (ko) | 반도체 장치의 제조 방법 및 그에 따라 제조된 반도체 장치 | |
| TWI294640B (en) | Alignment mark and alignment method for the fabrication of trench-capacitor dram devices | |
| KR20050032443A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20110058366A (ko) | 반도체 소자의 미세 패턴 형성방법 | |
| KR20090090327A (ko) | 반도체 디바이스의 임계 치수를 축소하는 방법 및 축소된 임계 치수를 갖는 부분적으로 제조된 반도체 디바이스 | |
| CN113097142A (zh) | 一种图案化方法及半导体结构 | |
| JP3415551B2 (ja) | 半導体装置の製造方法 | |
| TW502400B (en) | DRAM having deep-trench capacitor and the process thereof | |
| US12041766B2 (en) | Manufacturing method of semiconductor device | |
| TWI721332B (zh) | 包含有在ｒａｍ位置的主動區而具有沉積所決定之間距的半導體裝置 | |
| US11201064B2 (en) | Signal line patterning for standard cells | |
| CN112864163B (zh) | 一种虚拟沟道孔的制备方法及三维存储器 | |
| KR100527577B1 (ko) | 반도체소자의 제조방법 | |
| WO2022160568A1 (zh) | 存储器的制备方法 | |
| WO2022160629A1 (zh) | 半导体结构的制作方法及半导体结构 | |
| US20070099127A1 (en) | Compact integrated capacitor | |
| KR100457161B1 (ko) | 반도체소자의 저장전극 형성방법 | |
| CN111326511A (zh) | 存储器件及其制造方法 | |
| KR20070071615A (ko) | 반도체 소자의 제조 방법 | |
| US7820504B2 (en) | Method for manufacturing differential isolation structures in a semiconductor electronic device and corresponding structure | |
| JP2008258493A (ja) | 半導体記憶装置の配線の形成方法 | |
| CN114038858A (zh) | 三维存储器及其制作方法 | |
| CN115132583A (zh) | 半导体结构的制作方法和半导体结构 | |
| KR100396432B1 (ko) | 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |