CN112768364A - 一种板级三维芯片封装结构及其制备方法 - Google Patents

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Abstract

本发明公开一种板级三维芯片封装结构的制备方法，包括：制备芯片封装用基底，并使其具有外露的第一重布线层；提供若干第一芯片组，倒装于第一重布线层上并进行塑封，形成第一塑封层；对第一塑封层开孔，形成位于每相邻两个第一芯片组之间的锥形槽以及位于其中一个第一芯片组远离另一个第一芯片组一侧的若干过孔，并使锥形槽和过孔分别延伸至第一重布线层；在第一塑封层表面、锥形槽的槽壁以及过孔的孔壁制作第二重布线层；提供若干第二芯片组，倒装于第二重布线层上并进行塑封，形成第二塑封层；制作电连接结构，将第一芯片组和第二芯片组电性引出。本发明有利于板级三维芯片封装结构的四周拓展及三维结构的导通，并能有效降低翘曲。

Description

一种板级三维芯片封装结构及其制备方法
技术领域
本发明涉及集成电路封装技术领域，具体涉及一种板级三维芯片封装结构及其制备方法。
背景技术
随着电子产品小型化和集成化的潮流，微电子封装技术的高密度化已在新一代电子产品上逐渐成为主流。为了顺应新一代电子产品的发展，尤其是手机、笔记本、智能穿戴设备等产品的发展，芯片向密度更高、速度更快、尺寸更小、成本更低等方向发展。
在封装过程中，由于塑胶、硅及金属等材料的热膨胀系数的差别，导致这几种材料的体积变化不同步，从而产生应力并导致翘曲。其中，芯片与注塑材料热膨胀系数的差别使注塑材料冷却过程中产生的应力是封装技术中翘曲产生的最主要原因。
此外，在芯片扇出型封装过程中，通常需要对包覆的倒装芯片的塑封层钻孔处理再电镀制作导电柱，从而实现将倒转芯片电性引出。然而，采用该工艺方法时不利于芯片封装结构的四周拓展及后续三维结构的导通。
发明内容
本发明的目的在于提供一种板级三维芯片封装结构的制备方法及采用该制备方法制得的板级三维芯片封装结构，采用该制备方法有利于板级三维芯片封装结构的四周拓展及三维结构的导通，并且可以有效降低翘曲。
为达此目的，本发明采用以下技术方案：
一方面，提供一种板级三维芯片封装结构的制备方法，包括以下步骤：
制备芯片封装用基底，并使所述芯片封装用基底的一面具有外露的第一重布线层；
提供若干第一芯片组，将所述第一芯片组倒装于所述第一重布线层上并进行塑封，形成第一塑封层；
对所述第一塑封层进行激光开孔处理，形成位于每相邻两个所述第一芯片组之间的锥形槽以及位于其中一个所述第一芯片组远离另一个所述第一芯片组一侧的若干过孔，并使所述锥形槽和所述过孔分别延伸至所述第一重布线层；
在所述第一塑封层表面、所述锥形槽的槽壁以及所述过孔内制作第二重布线层；
提供若干第二芯片组，将所述第二芯片组倒装于所述第二重布线层上并进行塑封，形成第二塑封层；
通过制作电连接结构，将所述第一芯片组和所述第二芯片组的I/O口电性引出。
本发明通过对包覆倒装于第一重布线层上的第一芯片组的第一塑封层进行开孔处理，形成位于每相邻两个所述第一芯片组之间的锥形槽以及位于其中一个所述第一芯片组远离另一个所述第一芯片组一侧的若干过孔，并在锥形槽的两侧槽壁以及第一塑封层上制作第二重布线层以及在过孔内制作导电柱，使第二重布线层直接与第一重布线层电连接，便于芯片封装结构的四周拓展及后续贴装的第二芯片组的导通；同时，锥形槽的开设有利于释放应力、降低翘曲。
作为板级三维芯片封装结构的制备方法的一种优选方案，提供玻璃载板，于所述玻璃载板的一侧贴覆临时键合胶，并在所述临时键合胶上制作第一种子层和第一重布线层，制得所述芯片封装用基底；具体地，通过真空溅射制作第一种子层之后贴装感光干膜，曝光显影后电镀制作第一重布线层，然后去除残留的感光干膜，制得第一重布线层，通过第一种子层可以提高第一重布线层的附着力；
将所述第一芯片组沾上纳米金属粉末并倒装于所述第一重布线层上之后，采用激光由所述玻璃载板远离所述第一芯片组的一面进行烧结，形成使所述第一芯片组的I/O口与所述第一重布线层固定连接的金属连接层，然后再进行塑封。
本发明采用玻璃载板制作芯片封装用基底，后续无需拆键合去除玻璃载板时，可进一步降低了板级三维芯片封装结构的翘曲现象；同时，采用玻璃载板的另一个目的在于可以利用玻璃载板的特性从玻璃载板的背面进行烧结，使沾上纳米金属粉末的第一芯片组倒装于第一重布线层上之后稳定地固定于第一重布线层上，避免第一芯片组在后续塑封过程中发生偏移而影响封装效果，并且芯片烧结固定过程中不会损伤第一重布线层，提高了产品良率。
其中，纳米金属粉末可以为纳米铜粉末或者纳米钛合金粉末等，优选为纳米铜粉末，纳米金属粉末可以通过静电吸附于芯片I/O口上，激光烧结过程中纳米金属粉末熔融后填充于芯片I/O口与第一重布线层之间，从而实现第一芯片组的倒装固定。
进一步地，在制作第二重布线层之前还包括通过真空溅射制备第二种子层，第二种子层位于第一塑封层的表面、锥形槽的两侧槽壁及过孔的孔壁上，制作完第二种子层之后贴感光干膜，曝光显影后电镀制作第二重布线层，然后去除残留的感光干膜，制得第二重布线层，通过第一种子层可以提高第二重布线层的附着力。
作为板级三维芯片封装结构的制备方法的一种优选方案，所述电连接结构采用以下步骤制得：
采用激光对所述第二塑封层进行开孔处理，并在开孔位置处制作导电柱以及在第二塑封层的表面制作与该导电柱连接的第三重布线层；
在所述第三重布线层上制作阻焊层，并对所述阻焊层开孔，使所述第三重布线层的焊盘区外露；
提供若干金属凸块，将所述金属凸块植入所述焊盘区。
进一步地，采用激光对所述第二塑封层进行开孔处理，并通过真空溅射在第二塑封层的表面以及开孔位置的孔壁制作第三种子层，在第二塑封层表面的第三种子层上制作感光油墨后，曝光显影，然后通过电镀在开孔位置制作导电柱以及在第二塑封层的表面制作与该导电柱连接的第三重布线层，去除残留的感光干膜即可。
作为板级三维芯片封装结构的制备方法的另一种优选方案，所述电连接结构采用以下步骤制得：
拆键合，移除所述玻璃载板和所述临时键合胶；
在所述第一重布线层上制作阻焊层，并对所述阻焊层开孔，使所述第一重布线层的焊盘区外露；
提供若干金属凸块，将所述金属凸块植入所述焊盘区。
上述两种优选方案中，植入金属凸块后可以对板级三维芯片封装结构进行切割，制得三维芯片封装单元。其中，切割位置可以位于第一芯片组的过孔位置附近的第一塑封层和第二塑封层处，不会损伤线路。
本发明中，第一种子层、第二种子层和第三种子层可以为单一金属层例如铜金属层，或者钛金属层上覆盖一层铜金属层；第一种子层、第二种子层和第三种子层以及第一重布线层、第二重布线层和第三重布线层的制备方法均为本领域常规技术，具体不再赘述。
另一方面，提供一种板级三维芯片封装结构，采用所述的制备方法制得，包括：
芯片封装用基底，所述芯片封装用基底的一侧具有外露的第一重布线层；
若干第一芯片组，倒装于所述芯片封装用基底上并与所述第一重布线层电连接；
第一塑封层，位于所述第一重布线层外露的一侧并包覆所述第一芯片组，所述第一塑封层上且位于每相邻两个所述第一芯片组之间开设有一道延伸至所述第一重布线层的锥形槽，且所述第一塑封层上邻近相邻两个所述第一芯片组的外周间隔开设有若干延伸至所述第一重布线层的过孔；
第二重布线层，位于所述第一塑封层上并延伸至所述锥形槽的槽壁和所述过孔的孔壁并与所述第一重布线层电连接；
若干第二芯片组，倒装于所述第二重布线层上；
第二塑封层，位于所述第二塑封层上并包覆所述第二芯片组；
电连接结构，与所述第一重布线层或所述第二重布线层电连接，用以将所述第一芯片组和所述第二芯片组电性引出。
本发明中，锥形槽的开设可以有效降低板级三维芯片封装结构的翘曲现象，并且有利于芯片封装结构的四周拓展及后续封装的第二芯片组的导通。
其中，所述芯片封装用基底包括玻璃载板、贴于所述玻璃载板一侧的临时键合胶和位于所述临时键合胶上的第一种子层和位于所述第一种子层上的第一重布线层。利用玻璃载板的特性，可以采用激光从玻璃载板的背面对倒装于第一重布线层上的沾有纳米金属粉末的第一芯片组进行烧结固定，避免直接将第一芯片组的I/O口焊接于第一重布线层上而损伤第一重布线层。同时采用玻璃载板还可以有效降低板级倒装芯片封装结构的翘曲。
进一步地，板级三维芯片封装结构还包括金属连接层，所述金属连接层位于芯片的I/O口与所述第一重布线层之间，用以电连接所述芯片的I/O口与所述第一重布线层。该金属连接层为沾于芯片I/O口上的纳米金属粉末经玻璃载板背面的激光烧结而成。
其中，金属连接层为铜材质或者钛合金材质，优选为铜材质。
作为板级三维芯片封装结构的其中一种优选方案，所述第二塑封层上开设有若干贯穿所述第二塑封层并使所述第二重布线层外露的孔位，所述电连接结构包括：
位于该孔位内的导电柱和位于所述第二塑封层上并与所述导电柱电连接的第三重布线层；
阻焊层，位于所述第二塑封层上并覆盖所述第三重布线层，所述阻焊层开设有使所述第三重布线层的焊盘区外露的孔；
若干凸出于所述阻焊层表面的金属凸块，所述金属凸块植入所述焊盘区与所述第三重布线层电连接。
进一步地，还包括第三种子层，所述第三种子层位于所述第二塑封层的孔位内壁以及所述第二塑封层的表面。
具体地，还包括第三种子层，第三种子层位于第二塑封层的表面以及该孔位的孔壁上，第三重布线层位于第二塑封层的表面的第三种子层上，导电柱位于该孔位内，通过第三种子层可以提高第三重布线层和导电柱的附着力。
作为板级三维芯片封装结构的另一种优选方案，所述电连接结构包括：
阻焊层，位于所述芯片封装用基底去除所述玻璃载板和所述临时键合胶后外露的所述第一重布线层远离所述第一芯片组的一侧，所述阻焊层开设有使所述第一重布线层的焊盘区外露的孔；
若干凸出于所述阻焊层表面的金属凸块，所述金属凸块植入所述焊盘区与所述第一重布线层电连接。
该技术方案中的芯片封装用基底即拆键合后的第一重布线层。
该技术方案与上述技术方案相比，无需在制作第三种子层和第三重布线层，节省了制作步骤，提高了生产效率。
上述连个并列的技术方案中，电连接结构中的金属凸块为锡焊料、银焊料或者金锡合金焊料，优选为锡焊料制成的锡球。
上述技术方案中，所述过孔为圆柱形孔或者锥形孔，或者在每个芯片封装单元中，所述过孔靠近芯片组的一侧为斜面，相对的另一面为沿竖直方向延伸的弧形面，便于制作第二种子层和第二重布线层。该斜面可以为平面，也可以为弧形面。
本发明的有益效果：本发明通过对包覆倒装于第一重布线层上的第一芯片组的第一塑封层进行开孔处理，形成位于每相邻两个第一芯片组之间的锥形槽以及位于其中一个第一芯片组远离另一个第一芯片组一侧的若干过孔，并在第一塑封层上、锥形槽的两侧槽壁以及过孔的孔壁制作第二重布线层，使第二重布线层直接与第一重布线层电连接，便于三维芯片封装结构的四周拓展及后续贴装的芯片组在三维结构的导通；同时，锥形槽的开设有利于释放应力、降低翘曲。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍。显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例一所述的玻璃载板上制作第一重布线层后的剖视示意图。
图2是本发明实施例一所述的第一芯片组倒装于第一重布线层上并塑封后的剖视示意图。
图3是本发明实施例一所述的第一塑封层开锥形槽和过孔后的剖视示意图。
图4是本发明实施例一所述的在第一塑封层表面、锥形槽槽壁及过孔孔壁制作第二重布线层后的剖视示意图。
图5是本发明实施例一所述的第二芯片组倒装于第二重布线层后的剖视示意图。
图6是本发明实施例一所述的制作第二塑封层后的剖视示意图。
图7是本发明实施例一所述的第二塑封层开孔后的剖视示意图。
图8是本发明实施例一所述的制作导电柱和第三重布线层后的剖视示意图。
图9是本发明实施例一所述的第三重布线层上制作阻焊层和植入金属凸块后的剖视示意图。
图10是本发明实施例二所述的移除玻璃载板后的剖视示意图。
图11是本发明实施例二所述的在第一重布线层上制作阻焊层及植入金属凸块后的剖视示意图。
图中：
11、玻璃载板；12、第一重布线层；20、第一芯片组；30、第一塑封层；31、锥形槽；32、过孔；40、第二重布线层；50、第二芯片组；60、第二塑封层；71、导电柱；72、第三重布线层；73、阻焊层；74、金属凸块。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。
其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本专利的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中，需要理解的是，若出现术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
在本发明的描述中，除非另有明确的规定和限定，若出现术语“连接”等指示部件之间的连接关系，该术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个部件内部的连通或两个部件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
实施例一
本实施例的板级三维芯片封装结构的制备方法如下：
S10、参考图1，提供玻璃载板11，于玻璃载板11的一侧贴覆临时键合胶，并通过真空溅射法在临时键合胶上制作第一种子层(先制作钛金属层、再制作铜金属层)；
S20、在第一种子层上贴感光干膜，曝光显影后通过电镀制作第一重布线层12；
S30、去除残留的感光干膜以及蚀刻掉外露于第一重布线层12的第一种子层；
S40、参考图2，提供若干第一芯片组20，将所述第一芯片组20的I/O口沾上纳米铜粉末后倒装于所述第一重布线层12上；
S50、采用激光由玻璃载板11背面进行烧结，使第一芯片组20固定于第一重布线层12上；
S60、对第一芯片组20进行塑封，形成第一塑封层30；
S70、参考图3，对位于每相邻两个第一芯片组20之间的第一塑封层30上开设锥形槽31以及在位于其中一个第一芯片组20远离另一个第一芯片组20一侧的第一塑封层30上开设若干过孔32，并使锥形槽31和过孔32分别延伸至第一重布线层12；
S80、通过真空溅射法在第一塑封层30表面、锥形槽31的槽壁以及过孔32的孔壁制作第二种子层；
S90、参考图4，在位于第一塑封层30表面、锥形槽31的槽壁上的第二种子层上贴感光干膜，曝光显影后通过电镀在第一塑封层30表面、锥形槽31的槽壁以及过孔32的孔壁制作第二重布线层40；
S100、去除残留的感光干膜并蚀刻掉外露于第二重布线层40的第二种子层；
S110、参考图5，提供若干第二芯片组50，将所述第二芯片组50倒装于所述第二重布线层40上并进行塑封，形成如图6所示的第二塑封层60；
S120、参考图7，对第二塑封层60进行开孔处理，并通过真空溅射发法在开孔的孔壁以及第二塑封层60的表面制作第三种子层；
S130、参考图8，在第二塑封层60表面的第三种子层上贴感光干膜，曝光显影后通过电镀在开孔位置处制作导电柱71以及在第二塑封层60的表面的第三种子层上制作第三重布线层72；
S140、去除残留的感光干膜并蚀刻掉外露于第三重布线层72的第三种子层；
S150、参考图9，在所述第三重布线层72上涂覆感光油墨，固化后形成阻焊层73，并对阻焊层73开孔，使第三重布线层72的焊盘区外露；
S160、提供若干锡球(金属凸块74)，将锡球植入焊盘区。
采用本实施例的制备方法制得的板级三维芯片封装结构如图9所示，包括：
芯片封装用基底，所述芯片封装用基底的一侧具有外露的第一重布线层12；
若干第一芯片组20，倒装于所述芯片封装用基底上并与所述第一重布线层12电连接；
第一塑封层30，位于所述第一重布线层12外露的一侧并包覆所述第一20芯片组，所述第一塑封层30上且位于每相邻两个所述第一芯片组20之间开设有一道延伸至所述第一重布线层12的锥形槽31，且所述第一塑封层30上邻近相邻两个所述第一芯片组20的外周间隔开设有若干延伸至所述第一重布线层12的过孔32；
第二重布线层40，位于所述第一塑封层30上并延伸至所述锥形槽31的槽壁和过孔32的孔壁与所述第一重布线层12电连接；
若干第二芯片组50，倒装于所述第二重布线层40上；
第二塑封层60，位于所述第二塑封层60上并包覆所述第二芯片组50；
电连接结构，与所述第一重布线层12或所述第二重布线层40电连接，用以将所述第一芯片组20和所述第二芯片组50电性引出。
其中，所述芯片封装用基底包括玻璃载板11、贴于所述玻璃载板11一侧的临时键合胶、位于所述临时键合胶上的第一种子层和位于所述第一种子层上的第一重布线层12。
板级三维芯片封装结构还包括金属连接层，所述金属连接层位于第一芯片组20的芯片的I/O口与所述第一重布线层12之间，用以电连接所述芯片的I/O口与所述第一重布线层12。
所述第二塑封层60上开设有若干贯穿所述第二塑封层60并使所述第二重布线层40外露的孔位，所述电连接结构包括：
位于该孔位内的导电柱71和位于所述第二塑封层60上并与所述导电柱71电连接的第三重布线层72；
阻焊层73，位于所述第二塑封层60上并覆盖所述第三重布线层72，所述阻焊层73开设有使所述第三重布线层72的焊盘区外露的孔；
若干凸出于阻焊层73表面的金属凸块74，金属凸块74植入焊盘区与第三重布线层72电连接。
其中，还包括第三种子层，所述第三种子层位于所述第二塑封层60的孔位内壁以及第二塑封层60的表面。
对板级三维芯片封装结构在过孔32附近的第一塑封层30、第二塑封层60进行切割后形成芯片封装单元。
其中，每个芯片封装单元中，所述过孔32靠近芯片组的一侧为斜面，相对的另一面为沿竖直方向延伸的弧形面。
本实施例中，切割后形成的每个芯片封装单元包括两个第一芯片组20和两个第二芯片组50。
实施例二
本实施例的板级三维芯片封装结构的制备方法如下(本实施例中的步骤S10-S110与上述实施例一中的步骤S10-S110相同，可参考上述实施例一的步骤中对应的附图，且相同的部件沿用相同的附图标记)：
S10、提供玻璃载板11，于玻璃载板11的一侧贴覆临时键合胶，并通过真空溅射法在临时键合胶上制作第一种子层(先制作钛金属层、再制作铜金属层)；
S20、在第一种子层上贴感光干膜，曝光显影后通过电镀制作第一重布线层12；
S30、去除残留的感光干膜以及蚀刻掉外露于第一重布线层12的第一种子层；
S40、提供若干第一芯片组20，将所述第一芯片组20的I/O口沾上纳米铜粉末后倒装于所述第一重布线层12上；
S50、采用激光由玻璃载板11背面进行烧结，使第一芯片组20固定于第一重布线层12上；
S60、对第一芯片组20进行塑封，形成第一塑封层30；
S70、对位于每相邻两个第一芯片组20之间的第一塑封层30上开设锥形槽31以及在位于其中一个第一芯片组20远离另一个第一芯片组20一侧的第一塑封层30上开设若干过孔32，并使锥形槽31和过孔32分别延伸至第一重布线层12；
S80、通过真空溅射法在第一塑封层30表面、锥形槽31的槽壁以及过孔32的孔壁制作第二种子层；
S90、在位于第一塑封层30表面、锥形槽31的槽壁上的第二种子层上贴感光干膜，曝光显影后通过电镀在第一塑封层30表面、锥形槽31的槽壁以及过孔32的孔壁制作第二重布线层40；
S100、去除残留的感光干膜并蚀刻掉外露于第二重布线层40的第二种子层；
S110、提供若干第二芯片组50，将所述第二芯片组50倒装于所述第二重布线层40上并进行塑封，形成第二塑封层60；
S120、参考图10，拆键合，移除玻璃载板11和临时键合胶；
S130、参考图11，在所述第一重布线层12上涂覆感光油墨，固化后形成阻焊层73，并对阻焊层73开孔，使第一重布线层12的焊盘区外露；
S140、提供若干锡球(金属凸块74)，将锡球植入第一重布线层12的焊盘区。
本实施例中，可以先对拆键合后外露的第一重布线层12一侧的第一种子层进行蚀刻，以使第一重布线层12外露，然后再进行上述步骤S130及步骤S140。
采用本实施例的制备方法制得的板级三维芯片封装结构如图11所示，其与上述实施例一制得的板级三维芯片封装结构基本相同，区别在于电连接结构(本实施例中的电连接结构直接与第一重布线层连接)和芯片封装用基底(芯片封装用基底的结构也有相应改变)。
具体地，本实施例中的电连接结构包括阻焊层73，位于芯片封装用基底去除玻璃载板11和临时键合胶后外露的第一重布线层12远离所述第一芯片组20的一侧，阻焊层73开设有使第一重布线层12的焊盘区外露的孔；
若干凸出于阻焊层73表面的金属凸块74，金属凸块74植入焊盘区与第一重布线层12电连接。
实施例三
本实施例与上述实施例二基本相同，区别在于在拆键合后外露的第一种子层表面制作第三重布线层，然后再制作阻焊层及植入金属凸块，具体不再赘述。
需要声明的是，上述具体实施方式仅仅为本发明的较佳实施例及所运用技术原理。本领域技术人员应该明白，还可以对本发明做各种修改、等同替换、变化等等。但是，这些变换只要未背离本发明的精神，都应在本发明的保护范围之内。另外，本申请说明书和权利要求书所使用的一些术语并不是限制，仅仅是为了便于描述。

Claims (10)

1.一种板级三维芯片封装结构的制备方法，其特征在于，包括以下步骤：
制备芯片封装用基底，并使所述芯片封装用基底的一面具有外露的第一重布线层；
提供若干第一芯片组，将所述第一芯片组倒装于所述第一重布线层上并进行塑封，形成第一塑封层；
对所述第一塑封层进行开孔处理，形成位于每相邻两个所述第一芯片组之间的锥形槽以及位于其中一个所述第一芯片组远离另一个所述第一芯片组一侧的若干过孔，并使所述锥形槽和所述过孔分别延伸至所述第一重布线层；
在所述第一塑封层表面、所述锥形槽的槽壁以及所述过孔内制作第二重布线层；
提供若干第二芯片组，将所述第二芯片组倒装于所述第二重布线层上并进行塑封，形成第二塑封层；
通过制作电连接结构，将所述第一芯片组和所述第二芯片组的I/O口电性引出。
2.根据权利要求1所述的板级三维芯片封装结构的制备方法，其特征在于，提供玻璃载板，于所述玻璃载板的一侧贴覆临时键合胶，并在所述临时键合胶上制作第一种子层和第一重布线层，制得所述芯片封装用基底；
将所述第一芯片组沾上纳米金属粉末并倒装于所述第一重布线层上之后，采用激光由所述玻璃载板远离所述第一芯片组的一面进行烧结，形成使所述第一芯片组的I/O口与所述第一重布线层固定连接的金属连接层，然后再进行塑封。
3.根据权利要求1所述的板级三维芯片封装结构的制备方法，其特征在于，所述电连接结构采用以下步骤制得：
对所述第二塑封层进行开孔处理，并在开孔位置处制作导电柱以及在第二塑封层的表面依次制作与该导电柱连接的第三种子层和第三重布线层；
在所述第三重布线层上制作阻焊层，并对所述阻焊层开孔，使所述第三重布线层的焊盘区外露；
提供若干金属凸块，将所述金属凸块植入所述焊盘区。
4.根据权利要求1所述的板级三维芯片封装结构的制备方法，其特征在于，所述电连接结构采用以下步骤制得：
拆键合，移除所述玻璃载板和所述临时键合胶；
在所述第一重布线层上制作阻焊层，并对所述阻焊层开孔，使所述第一重布线层的焊盘区外露；
提供若干金属凸块，将所述金属凸块植入所述焊盘区。
5.一种板级三维芯片封装结构，采用权利要求1-4任一项所述的制备方法制得，其特征在于，包括：
芯片封装用基底，所述芯片封装用基底的一侧具有外露的第一重布线层；
若干第一芯片组，倒装于所述芯片封装用基底上并与所述第一重布线层电连接；
第一塑封层，位于所述第一重布线层外露的一侧并包覆所述第一芯片组，所述第一塑封层上且位于每相邻两个所述第一芯片组之间开设有一道延伸至所述第一重布线层的锥形槽，且所述第一塑封层上邻近相邻两个所述第一芯片组的外周间隔开设有若干延伸至所述第一重布线层的过孔；
第二重布线层，位于所述第一塑封层上并延伸至所述锥形槽的槽壁和所述过孔的孔壁并与所述第一重布线层电连接；
若干第二芯片组，倒装于所述第二重布线层上；
第二塑封层，位于所述第二塑封层上并包覆所述第二芯片组；
电连接结构，与所述第一重布线层或所述第二重布线层电连接，用以将所述第一芯片组和所述第二芯片组电性引出。
6.根据权利要求5所述的板级三维芯片封装结构，其特征在于，所述芯片封装用基底包括玻璃载板、贴于所述玻璃载板一侧的临时键合胶和位于所述临时键合胶上的第一种子层和位于所述第一种子层上的第一重布线层。
7.根据权利要求6所述的板级三维芯片封装结构，其特征在于，所述第二塑封层上开设有若干贯穿所述第二塑封层并使所述第二重布线层外露的孔位，所述电连接结构包括：
位于该孔位内的导电柱和位于所述第二塑封层上并与所述导电柱电连接的第三重布线层；
阻焊层，位于所述第二塑封层上并覆盖所述第三重布线层，所述阻焊层开设有使所述第三重布线层的焊盘区外露的孔；
若干凸出于所述阻焊层表面的金属凸块，所述金属凸块植入所述焊盘区与所述第三重布线层电连接。
8.根据权利要求5所述的板级三维芯片封装结构，其特征在于，所述电连接结构包括：
阻焊层，位于所述芯片封装用基底去除所述玻璃载板和所述临时键合胶后外露的所述第一重布线层远离所述第一芯片组的一侧，所述阻焊层开设有使所述第一重布线层的焊盘区外露的孔；
若干凸出于所述阻焊层表面的金属凸块，所述金属凸块植入所述焊盘区与所述第一重布线层电连接。
9.根据权利要求5-8任一项所述的板级三维芯片封装结构，其特征在于，还包括金属连接层，所述金属连接层位于芯片的I/O口与所述第一重布线层之间，用以电连接所述芯片的I/O口与所述第一重布线层。
10.根据权利要求5-8任一项所述的板级三维芯片封装结构，其特征在于，所述过孔为圆柱形孔或者锥形孔；
或者，在每个芯片封装单元中，所述过孔靠近芯片组的一侧为斜面，相对的另一面为沿竖直方向延伸的弧形面。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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