CN112740844A - 模块 - Google Patents
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Abstract
本发明的模块(101)具备:基板,具有主面(1u);多个电子部件(41、42、43),配置于主面(1u)上;密封树脂(3),覆盖主面(1u);接地电极,配置于主面(1u);导电层(6),覆盖密封树脂(3);以及磁性部件(5)。导电层(6)通过配置成贯通密封树脂(3)的多个连接导体(62)来与上述接地电极电连接,磁性部件(5)包括配置为覆盖密封树脂(3)的磁性部件板状部和以壁状配置于密封树脂(3)内的磁性部件壁状部(52)。在从与主面(1u)垂直的方向观察时,多个连接导体(62)分别包括以至少局部与在磁屏蔽壁状部(52)的延长线上假想的带状区域重叠的方式排列的部分。磁性部件壁状部(52)比连接导体(62)长。
Description
技术领域
本发明涉及模块。
背景技术
在日本特开2013-222829号公报(专利文献1)中记载了在配置有多个电子部件的模块,将安装有该电子部件的安装面分隔为多个区域地设置由金属材料构成的遮挡部件。
专利文献1:日本特开2013-222829号公报
在用于通信设备的模块,近年来,为了响应小型化的要求,在无线通信用的部件的基础上,还高密度地安装构成电源系统的电路的部件。在该情况下,随着模块内的部件的安装密度变高,不仅需要用于抑制电磁波的影响的电磁屏蔽,还需要磁屏蔽的强化,要求兼顾电磁屏蔽和磁屏蔽的屏蔽构造。专利文献1所记载的遮挡部件是用于电磁屏蔽的“金属部件”、或者用于磁屏蔽的“包含软磁性材料的电磁波吸收体”中任意一者,仅具有一个功能。
发明内容
因此,本发明的目的在于提供一种确保安装区域并且兼顾电磁屏蔽和磁屏蔽的模块。
为了实现上述目的,基于本发明的模块具备:基板,具有主面;多个电子部件,配置于上述主面上;密封树脂,覆盖上述主面和上述多个电子部件;接地电极,配置于上述主面;导电层,覆盖上述密封树脂;以及磁性部件,上述导电层通过配置成贯通上述密封树脂的多个连接导体来与上述接地电极电连接,上述磁性部件包括:磁性部件板状部,配置为覆盖上述密封树脂;和单一磁性部件壁状部或者多个磁性部件壁状部,上述单一磁性部件壁状部在上述密封树脂内以壁状地配置于上述多个电子部件之间任意之间处,上述多个磁性部件壁状部在上述密封树脂内间断地以壁状配置于上述多个电子部件之间的任意之间处,在从与上述主面垂直的方向观察时,上述多个连接导体分别包括以至少局部与在上述单一磁性部件壁状部或者上述多个磁性部件壁状部的延长线上假想的带状区域重叠的方式排列的部分,上述单一磁性部件壁状部的长度或者上述多个磁性部件壁状部中任意一片磁性部件壁状部的长度比上述连接导体的长度长。
根据本发明,能够确保安装区域,并且能够兼顾电磁屏蔽和磁屏蔽。
附图说明
图1是基于本发明的实施方式1中的模块的第1立体图。
图2是基于本发明的实施方式1中的模块的第2立体图。
图3是基于本发明的实施方式1中的模块的俯视图。
图4是图3中的关于IV-IV线的箭头方向的剖视图。
图5是图3中的关于V-V线的箭头方向的剖视图。
图6是基于本发明的实施方式2中的模块的俯视图。
图7是基于本发明的实施方式2中的模块的制造方法的第1工序的说明图。
图8是基于本发明的实施方式2中的模块的制造方法的第2工序的说明图。
图9是基于本发明的实施方式2中的模块的制造方法的第3工序的说明图。
图10是基于本发明的实施方式2中的模块的制造方法的第4工序的说明图。
图11是图10中的关于XI-XI线的箭头方向的剖视图。
图12是基于本发明的实施方式2中的模块的制造方法的第5工序的说明图。
图13是图12中的关于XIII-XIII线的箭头方向的剖视图。
图14是基于本发明的实施方式2中的模块的制造方法的第6工序的说明图。
图15是基于本发明的实施方式3中的模块的第1俯视图。
图16是图15中的关于XVI-XVI线的箭头方向的剖视图。
图17是基于本发明的实施方式3中的模块的第2俯视图。
图18是基于本发明的实施方式4中的模块的第1俯视图。
图19是图18中的关于XIX-XIX线的箭头方向的剖视图。
图20是基于本发明的实施方式4中的模块的第2俯视图。
图21是与带状区域重叠地配置有连接导体的第1例的说明图。
图22是与带状区域重叠地配置有连接导体的第2例的说明图。
图23是与带状区域重叠地配置有连接导体的第3例的说明图。
图24是与带状区域重叠地配置有连接导体的第4例的说明图。
图25是基于本发明的实施方式5中的模块的剖视图。
具体实施方式
在附图中示出的尺寸比并不一定如实地表示现实的尺寸比,为了便于说明,存在夸大尺寸比来表示的情况。在以下的说明中,在提及上或者下的概念时,并不一定是指绝对的上或者下,有时是指图示的姿势中的相对的上或者下。
(实施方式1)
参照图1~图5对基于本发明的实施方式1中的模块进行说明。在图1中示出本实施方式中的模块101的外观。模块101的上表面和侧面被导电层6覆盖。在图2中示出从图1中的斜下方观察模块101的情形。模块101的下表面未被导电层6覆盖,基板1暴露。在基板1的下表面设置有1个以上外部连接电极11。图2所示的外部连接电极11的数量、大小、排列只不过是一个例子。基板1也可以在表面或者内部具备配线。基板1可以是树脂基板,也可以是陶瓷基板。基板1也可以是多层基板。在图3中示出模块101的俯视图。图3相当于从上方观察除去了模块101的导电层6的上表面的状态的情形。在图4中示出图3中的关于IV-IV线的箭头方向的剖视图。电子部件41、42、43安装于基板1的主面1u。电子部件41、42、43被模制树脂3覆盖。电子部件41、42例如也可以是IC(Integrated Circuit-集成电路)。在图5中示出图3中的关于V-V线的箭头方向的剖视图。在图3中观察的是除去了导电层6的上表面的状态,但图4和图5是存在导电层6的上表面的状态的剖视图。外部连接电极11经由贯通绝缘层2地设置的导体过孔12而与内部导体图案13电连接。如图4所示,基板1是层叠了多个绝缘层2而成的。这里所示的基板1的结构只不过是一个例子,并不局限于此。
本实施方式中的模块101具备具有主面1u的基板1、配置于主面1u上的多个电子部件、覆盖主面1u和上述多个电子部件的密封树脂3、配置于主面1u的接地电极14、覆盖密封树脂3的导电层6、以及磁性部件5。导电层6通过贯通密封树脂3地配置的多个连接导体62而与接地电极14电连接。磁性部件5包括覆盖密封树脂3地配置的磁性部件板状部51、和“以壁状配置于密封树脂3内的单一磁性部件壁状部或者间断地以壁状配置于密封树脂3内的多个磁性部件壁状部”。以下将“以壁状配置于密封树脂3内的单一磁性部件壁状部或者间断地以壁状配置于密封树脂3内的多个磁性部件壁状部”称为“磁性部件壁状部等”。在图3中,作为磁性部件壁状部等的一个例子,模块101包括间断地以壁状配置的多个磁屏蔽壁状部52。多个磁性部件壁状部52以壁状配置于多个电子部件之间的任意之间处。磁性部件壁状部52也可以是向形成于密封树脂3的沟槽填充磁性材料而形成的。作为向沟槽填充的磁性材料,例如也可以是Fe-Co系、Fe-Ni系等合金、或者NiZn、MnZn等铁素体材料。或者也可以是坡莫合金镀层。这里所说的“坡莫合金镀层”是指由Ni-Fe的合金形成的镀层。优选导电层6由金属形成。优选导电层6例如由铜、铝、金、或者包含它们中任一种的合金形成。
这里,在从与主面1u垂直的方向观察时,多个连接导体62分别包括以至少局部与在磁性部件壁状部等的延长线上假想的带状区域重叠的方式排列的部分。实际上,在图3中,连接导体62排列成几乎全部与在磁性部件壁状部52的延长线上假想的带状区域重叠。对于这里所说的“带状区域”的想法,详细地进行后述。
并且,上述“单一磁性部件壁状部”或者上述“多个磁性部件壁状部中任意一片磁性部件壁状部”的沿着上述带状区域的长边方向的长度,比邻接的上述连接导体的沿着上述带状区域的长边方向的长度长。即,在将与基板的主面平行的方向上的尺寸规定为“长度”时,磁性部件壁状部的长度比连接导体的长度长。
在本实施方式中,导电层6发挥屏蔽电磁波的电磁屏蔽的作用,磁性部件5发挥屏蔽磁的磁屏蔽的作用。
在本实施方式中,连接导体62分别包括如上述那样以至少局部与假想的带状区域重叠的方式排列的部分,因此能够避免在主面1u上将磁性部件5和导电层6配置为平行的独立的壁状部件。因此,在本实施方式中,能够确保安装区域,并且能够兼顾电磁屏蔽和磁屏蔽。
通过如上述那样排列多个磁性部件壁状部52和多个连接导体62,能够沿着所希望的形状配置这些部件,因此例如能够强化对特定的部件的电磁屏蔽和磁屏蔽。
另外,在本实施方式中,通过使磁性部件壁状部52和连接导体62的排列间断,能够避免将密封树脂3完全断开的构造,因此能够抑制因密封树脂3的固化收缩时的弯曲或者使用时的热膨胀等引起的弯曲所造成的不良情况。
在图3中,用正方形示出了连接导体62,但连接导体62的形状并不局限于正方形,也可以是其他的形状。也可以与磁性部件壁状部52相同,连接导体62是线状的。但是,若关注沿着带状区域的长边方向的长度的大小关系,则多个磁性部件壁状部52中的最短的磁性部件壁状部的长度比多个连接导体62中的最长的连接导体的长度长。
另外,磁性部件壁状部的长度比连接导体的长度长,因此能够抑制电磁波的影响,并且能够更高效地抑制磁的影响。
在图4中,在磁性部件壁状部52的下端连接有导体图案18,但磁性部件壁状部52的下端并不是必须与某种导体图案连接。优选导电层6与接地电极14电连接,但磁性部件5没必要与接地电极14电连接。为了发挥磁屏蔽的作用,磁性部件壁状部52并不必要将从密封树脂3的上端到下端完全分隔,作为某种程度的面积的壁存在即可。例如磁性部件壁状部52的下端也可以位于比密封树脂3的下端稍微靠上侧的位置。即,也可以在磁性部件壁状部52的下端与基板1的主面1u之间空着缝隙。这是因为,磁性材料以吸收磁来转化为热的机理作为磁屏蔽发挥功能。在图4中显示于磁性部件壁状部52的正下侧的导体图案18也可以不存在。
本实施方式中的模块的制造方法与之后在实施方式2中进行说明的模块102的制造方法几乎相同。在实施方式2中进行说明的制造方法中,若适当地变更磁性部件壁状部52和连接导体62的配置,则能够获得模块101。
(实施方式2)
参照图6对基于本发明的实施方式2中的模块进行说明。在图6中示出本实施方式中的模块102的俯视图。图6相当于从上方观察除去了模块102的导电层6的上表面的状态的情形。模块102的结构基本上与在实施方式1中说明的模块101相同,但在以下的方面不同。
在模块102中,密封树脂3具有密封树脂侧面3s。密封树脂3的外周的所有的侧面的集合相当于密封树脂侧面3s。多个磁性部件壁状部52中的至少一个磁性部件壁状部52在密封树脂侧面3s中的第1部位3s1处从密封树脂3暴露。多个连接导体62中的至少一个连接导体62在密封树脂侧面3s中的第2部位3s2处从密封树脂3暴露。多个连接导体62至少包括两种类型的连接导体。即,多个连接导体62包括1个以上连接导体62a和1个以上的连接导体62b。如图6所示,连接导体62b与电磁屏蔽中的部分63连接。连接导体62b也可以如在图6中例示的那样以壁状延伸。
在本实施方式中,也能够获得与实施方式1相同的效果。并且在本实施方式中,磁性部件壁状部52和连接导体62配置为在任意一个部位到达至密封树脂侧面3s,磁性部件壁状部52与磁屏蔽中的覆盖密封树脂3的侧面和基板1的侧面的部分53连接,并且连接导体62与电磁屏蔽中的覆盖密封树脂3的侧面的部分63连接,因此能够使屏蔽性提高。
(制造方法)
能够如以下那样制成本实施方式中的模块102。如图7所示,在基板1的主表面1u安装电子部件41、42。如图8所示,由密封树脂3密封电子部件41、42。如图9所示,在密封树脂3上形成用于磁屏蔽的沟槽16。在沟槽16的形成中,例如也可以使用激光加工等。
如图10所示,向沟槽16填充磁性材料的膏。这样,形成磁性部件壁状部52。在图11中示出图10中的关于XI-XI线的箭头方向的剖视图。在该构造体的上表面配置磁性部件板状部51。覆盖该构造体的侧面地配置部分53。磁性部件板状部51和部分53由磁性材料形成。磁性部件板状部51和部分53也可以形成为一体。在图12中示出该状态。在图13中示出图12中的关于XIII-XIII线的箭头方向的剖视图。
在密封树脂3上形成用于电磁屏蔽的沟槽。该沟槽形成得比用于磁屏蔽的沟槽16短。用于电磁屏蔽的沟槽的一端形成得向密封树脂侧面3s暴露。并且,用于电磁屏蔽的沟槽的一端形成得穿过磁性部件5的部分53并向其外侧的侧面暴露。向用于电磁屏蔽的沟槽填充导电材料的膏。在图14中示出完成了到此为止的工序的状态。其后,通过溅射等方法,覆盖整体的顶面和侧面地附着导电材料的膜。即,形成部分61和部分63。这样,通过组合部分61、连接导体62以及部分63来形成导电层6。导电层6是成为电磁屏蔽的部件。这样,获得图6所示的模块102。
(实施方式3)
参照图15~图17对基于本发明的实施方式3中的模块进行说明。在图15中示出本实施方式中的模块103的俯视图。图15相当于从上方观察除去了模块103的导电层6的上表面的状态的情形。在图16中示出图15中的关于XVI-XVI线的箭头方向的剖视图。在图15中观察到除去了导电层6的上表面的状态,但图16是存在导电层6的上表面的状态的剖视图。在图17中示出在图15中除去了磁性部件板状部51的状态。模块103的结构基本上与在实施方式1中说明的模块101相同,但在以下的方面不同。
磁性部件板状部51仅覆盖比导电层6的部分61小的范围。磁性部件板状部51覆盖与电子部件41对应的区域。磁性部件板状部51的尺寸比电子部件41的尺寸大一圈。磁性部件壁状部52配置为环绕电子部件41。磁性部件壁状部52与电子部件41隔离开。磁性部件壁状部52的上端在磁性部件板状部51的外周附近与磁性部件板状部51连接。
若整理本实施方式中的模块103的结构,则能够如以下那样表达。
在模块103中,磁性部件板状部51夹在导电层6与密封树脂3之间。并且,在从与主面1u垂直的方向观察时,磁性部件板状部51的面积比导电层6的面积小,在被导电层6包围的第1区域中存在比上述第1区域小并被磁性部件5包围的第2区域。这里所说的“第1区域”是指在图16中在比基板1的主面1u靠上侧的位置被导电层6包围的区域整体。“第2区域”是指在图16中在比基板1的主面1u靠上侧的位置被磁性部件5包围的区域。本实施方式中的模块103的结构,也能够理解为在被电磁屏蔽的大空间的内部设置被磁屏蔽的小空间的结构。
在该结构中,也可以说多个磁性部件壁状部52和多个连接导体62满足了在实施方式1中叙述的条件。在本实施方式中,磁性部件壁状部52中的任意一片的长度也比邻接的连接导体62的长度长。
在本实施方式中,与实施方式1相同,也能够确保安装区域,并且能够兼顾电磁屏蔽和磁屏蔽。在本实施方式中,能够实现第1区域中的电磁屏蔽,并且能够仅磁屏蔽作为第1区域中局部的所希望的区域。这样也能够仅重点地磁屏蔽特定的部件。
(实施方式4)
参照图18~图20对基于本发明的实施方式4中的模块进行说明。在图18中示出本实施方式中的模块104的俯视图。图18相当于从上方观察除去了模块104的导电层6的上表面的状态的情形。在图19中示出图18中的关于XIX-XIX线的箭头方向的剖视图。在图18中观察到除去了导电层6的上表面的状态,但图19是存在导电层6的上表面的状态的剖视图。在图20中示出在图18中除去了磁性部件板状部51的状态。模块104的结构基本上与在实施方式3中说明的模块103相同,但在以下的方面不同。
在本实施方式中的模块104中,为磁性部件5包围电子部件41的上表面的整体和侧面中的大约一半的状态。如图19所示,成为在电子部件41的上方,磁性部件板状部51与部分61重叠的状态。即,关于电子部件41的上表面,形成有电磁屏蔽与磁屏蔽双方。如图20所示,在以俯视图观察时的电子部件41的外周中左侧的大约一半部分,沿着电子部件41的外周排列有连接导体62。在剩余的大约一半、即右侧的大约一半部分,沿着电子部件41的外周地配置有磁性部件壁状部52。因此,关于图20中的电子部件41的右侧一半,可以说确保了电子部件41与外部之间的磁屏蔽。
本实施方式中的模块104的结构也能够理解为在被电磁屏蔽的大空间的内部设置磁屏蔽的房檐的结构。
在本实施方式中,与实施方式1相同,也能够确保安装区域,并且能够兼顾电磁屏蔽和磁屏蔽。在本实施方式中,能够实现第1区域中的电磁屏蔽,并且能够对配置于第1区域中的电子部件41的所希望的部分进行磁屏蔽。这样,也能够不是以一个部件为单位,而是对特定的部件中的所希望的每个部分重点地进行磁屏蔽。
在图20中,例如,虽然无需环绕电子部件41整体那样的磁屏蔽,但是当欲在电子部件41与电子部件42、44之间提前设置磁屏蔽这种情况下,若如图20那样设置磁性部件壁状部52,则没有浪费,从而优选。
在到此为止的实施方式中,出现了假想的“带状区域”这一概念,但对此更详细地进行说明。例如,作为单纯的例子,举出图21所示的那样的结构。在图21中,分为上和下,分别存在磁性部件壁状部52。磁性部件壁状部52分别具有一定的宽度。假定从上下任意一个磁性部件壁状部52以相同的宽度延长的区域。换言之,从磁性部件壁状部52的左侧的边和右侧的边向长边方向引出延长线。即,如用单点划线表示的那样考虑两条延长线。被这两条单点划线夹着的区域称为带状区域。在图21所示的例子中,连接导体62配置为正好容纳于带状区域。
连接导体62并不限于如图21所示正好容纳于带状区域的内部,也可以处于稍微错开的位置。例如也可以是图22所示的那样的例子。在图22中,连接导体62从带状区域探出,但并不完全脱离,连接导体62的局部与带状区域重叠。也可以是这样的配置。
在图21和图22中,示出了两个磁性部件壁状部52以直线状并列的例子,但并不局限于直线上,也可以配置为曲线状。在该情况下,延长线也假定为曲线即可。
两个磁性部件壁状部52也可以向不同的方向延伸。在图23中,示出两个磁性部件壁状部52向相互垂直的方向延伸的例子。如用单点划线表示的那样,使延长线从两个磁性部件壁状部52分别延伸。其结果是,某两条单点划线与另两条单点划线交叉为直角。被4条单点划线包围的区域表现为大致正方形的区域。以下,将该大致正方形的区域称为“重叠区域”。在图23所示的例子中,连接导体62配置为正好与重叠区域对齐。在图23中,带状区域具有从上侧的磁性部件壁状部52朝向下侧延长并到达至重叠区域的部分、和从重叠区域朝向右侧延伸的部分。即,将带状区域假想为以重叠区域为顶点的L字形的图形。在图23中,比重叠区域靠左侧的区域和比重叠区域靠下侧的区域不包括在带状区域。在图24中,示出连接导体62处于稍微错开的位置的例子。即使在这样的配置的情况下,连接导体62的局部也与重叠区域重叠。即,连接导体62的局部与带状区域重叠。也可以是图24所示的那样的位置关系。
(实施方式5)
参照图25对基于本发明的实施方式5中的模块进行说明。在图25中示出本实施方式中的模块105的剖视图。关于基本的结构,本实施方式中的模块105与在实施方式1中说明的模块101相同,但具备以下的结构。
模块105为两面安装构造。即,在模块105中,基板1具有主面1a,同时具有第2主面1b来作为与主面1a相反那侧的面。模块105具备配置于第2主面1b上的第2电子部件。即,在模块105中,作为一个例子,在第2主面1b上安装有电子部件45、46。作为“第2电子部件”,至少配置有一个电子部件即可。电子部件41、42被密封树脂3a密封。电子部件45、46被第2密封树脂3b密封。电子部件45、46也可以从第2密封树脂3b暴露。模块105具备柱状导体23来作为设置于第2主面1b的外部端子。柱状导体23贯通第2密封树脂3b。在这里所示的例子中,柱状导体23的下表面向外部暴露。柱状导体23也可以是突起电极、金属销中任意一者。柱状导体23也可以通过镀层形成。也可以在柱状导体23的下端连接有焊接凸块。这里所示的外部端子的结构只不过是一个例子,并不局限于此。例如,也可以代替柱状导体23而使用焊接凸块。
此外,也可以适当地组合采用上述实施方式中的多个。例如也可以在实施方式2~4的任意一个结构中如实施方式5那样采用两面安装构造。
此外,本次公开的上述实施方式在所有的方面都是例示,而不是限制性的。本发明的范围由权利要求书的范围表示,包括与权利要求书的范围等同的含义和范围内的所有的变更。
附图标记说明
1…基板;1a、1u…主面;1b…第2主面;2…绝缘层;3、3a…密封树脂;3b…第2密封树脂;3s…密封树脂侧面;3s1…第1部位;3s2…第2部位;5…磁性部件;6…导电层;11…外部连接电极;12…导体过孔;13…内部导体图案;14…接地电极;16…沟槽;18…导体图案;23…柱状导体;41、42、43、45、46…电子部件;51…磁性部件板状部;52…磁性部件壁状部;53…(磁性部件中的覆盖密封树脂的侧面和基板的侧面的)部分;61…(导电层中的覆盖密封树脂的上表面的)部分;62、62a、62b…连接导体;63…(导电层中的覆盖密封树脂的侧面的)部分;101、102、103、104…模块。
Claims (5)
1.一种模块,其中,
所述模块具备:
基板,具有主面;
多个电子部件,配置于所述主面上;
密封树脂,覆盖所述主面和所述多个电子部件;
接地电极,配置于所述主面;
导电层,覆盖所述密封树脂;以及
磁性部件,
所述导电层通过配置成贯通所述密封树脂的多个连接导体来与所述接地电极电连接,
所述磁性部件包括:磁性部件板状部,配置为覆盖所述密封树脂;和单一磁性部件壁状部或者多个磁性部件壁状部,所述单一磁性部件壁状部在所述密封树脂内以壁状配置于所述多个电子部件之间的任意之间处,所述多个磁性部件壁状部在所述密封树脂内间断地以壁状配置于所述多个电子部件之间的任意之间处,
在从与所述主面垂直的方向观察时,所述多个连接导体分别包括以至少局部与在所述单一磁性部件壁状部或者所述多个磁性部件壁状部的延长线上假想的带状区域重叠的方式排列的部分,
所述单一磁性部件壁状部或者所述多个磁性部件壁状部中任意一片磁性部件壁状部的长度比所述连接导体的长度长。
2.根据权利要求1所述的模块,其中,
所述密封树脂具有密封树脂侧面,
所述多个磁性部件壁状部中至少一个磁性部件壁状部在所述密封树脂侧面中第1部位处从所述密封树脂暴露,
所述多个连接导体中至少一个连接导体在所述密封树脂侧面中第2部位处从所述密封树脂暴露。
3.根据权利要求1或2所述的模块,其中,
所述磁性部件板状部夹在所述导电层与所述密封树脂之间,在从与所述主面垂直的方向观察时,所述磁性部件板状部的面积小于所述导电层的面积,在被所述导电层包围的第1区域中存在比所述第1区域小并被所述磁性部件包围的第2区域。
4.根据权利要求1~3中任一项所述的模块,其中,
所述磁性部件由Fe-Co系、Fe-Ni系等合金、或者NiZn、MnZn等铁素体材料或者坡莫合金镀层构成。
5.根据权利要求1~4中任一项所述的模块,其中,
所述基板还具有作为与所述主面相反一侧的面的第2主面,
所述模块具备:
第2电子部件,配置于所述第2主面上;
第2密封树脂,覆盖所述第2主面和所述第2电子部件;以及
外部端子,设置于所述第2主面。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101653053A (zh) * | 2008-01-25 | 2010-02-17 | 揖斐电株式会社 | 多层线路板及其制造方法 |
CN102468275A (zh) * | 2010-11-15 | 2012-05-23 | 瑞萨电子株式会社 | 半导体器件和制造半导体器件的方法 |
WO2016186103A1 (ja) * | 2015-05-20 | 2016-11-24 | 株式会社村田製作所 | 高周波モジュール |
JP2017174949A (ja) * | 2016-03-23 | 2017-09-28 | Tdk株式会社 | 電子回路パッケージ |
US20180033738A1 (en) * | 2016-07-26 | 2018-02-01 | Tdk Corporation | Electronic circuit package |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013222829A (ja) | 2012-04-17 | 2013-10-28 | Taiyo Yuden Co Ltd | 回路モジュール及びその製造方法 |
CN107535081B (zh) | 2015-05-11 | 2021-02-02 | 株式会社村田制作所 | 高频模块 |
WO2017179586A1 (ja) * | 2016-04-15 | 2017-10-19 | 株式会社村田製作所 | 表面実装型シールド部材及び回路モジュール |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101653053A (zh) * | 2008-01-25 | 2010-02-17 | 揖斐电株式会社 | 多层线路板及其制造方法 |
CN102468275A (zh) * | 2010-11-15 | 2012-05-23 | 瑞萨电子株式会社 | 半导体器件和制造半导体器件的方法 |
WO2016186103A1 (ja) * | 2015-05-20 | 2016-11-24 | 株式会社村田製作所 | 高周波モジュール |
CN107535078A (zh) * | 2015-05-20 | 2018-01-02 | 株式会社村田制作所 | 高频模块 |
JP2017174949A (ja) * | 2016-03-23 | 2017-09-28 | Tdk株式会社 | 電子回路パッケージ |
US20180033738A1 (en) * | 2016-07-26 | 2018-02-01 | Tdk Corporation | Electronic circuit package |
Also Published As
Publication number | Publication date |
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