CN112701103B - 一种组合封装结构及组合封装工艺 - Google Patents

一种组合封装结构及组合封装工艺 Download PDF

Info

Publication number
CN112701103B
CN112701103B CN202011417606.7A CN202011417606A CN112701103B CN 112701103 B CN112701103 B CN 112701103B CN 202011417606 A CN202011417606 A CN 202011417606A CN 112701103 B CN112701103 B CN 112701103B
Authority
CN
China
Prior art keywords
material layer
layer
power chip
substrate
packaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011417606.7A
Other languages
English (en)
Other versions
CN112701103A (zh
Inventor
曹周
唐和明
黄源炜
郑明祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Great Team Backend Foundry Dongguan Co Ltd
Original Assignee
Great Team Backend Foundry Dongguan Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Great Team Backend Foundry Dongguan Co Ltd filed Critical Great Team Backend Foundry Dongguan Co Ltd
Priority to CN202011417606.7A priority Critical patent/CN112701103B/zh
Publication of CN112701103A publication Critical patent/CN112701103A/zh
Application granted granted Critical
Publication of CN112701103B publication Critical patent/CN112701103B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明公开组合封装结构，包括基板以及埋设于所述基板中的功率芯片，所述功率芯片具有源极、栅极以及漏极，所述源极与所述栅极位于所述功率芯片的第一表面，所述漏极位于所述功率芯片上与所述第一表面相对的第二表面，所述功率芯片通过第一封装层进行封装，封装后整体埋设于所述基板中，所述源极、所述栅极以及所述漏极通过导电结构连接到所述基板的同一侧表面并与该表面上的焊盘电连接，所述焊盘远离所述基板的一侧设置有若干功能电器元件。本方案中所述的组合封装结构将芯片的源极、栅极以及漏极连接到基板的同一侧，使得用于控制各个电极的驱动器以及其余被动元件、微控制单元等均布置在一侧，由此可以降低产品的整体厚度，缩小产品的体积。

Description

一种组合封装结构及组合封装工艺
技术领域
本发明涉及半导体封装技术领域，尤其涉及一种组合封装结构及组合封装工艺。
背景技术
半导体是一种导电能力介于导体与非导体之间的材料，半导体元件根据半导体材料的特性，属于固态元件，其体积可以缩小到很小的尺寸，因此耗电量少，集成度高，在电子技术领域获得了广泛的引用，随着电子产品小型化的发展，封装半导体也在向着小型化且高性能化发展，在此情况下，设计一种集成化程度更好的芯片封装结构是十分必要的。
发明内容
本发明实施例的目的在于：提供一种组合封装结构以及组合封装工艺，该组合封装结构具有全新的结构，能够进一步实现组合封装产品的小型化，保证其散热性能。
为达上述目的，本发明采用以下技术方案：
一方面，提供一种组合封装结构，包括基板以及埋设于所述基板中的功率芯片，所述功率芯片具有源极、栅极以及漏极，所述源极与所述栅极位于所述功率芯片的第一表面，所述漏极位于所述功率芯片上与所述第一表面相对的第二表面，所述功率芯片通过第一封装层进行封装，封装后整体埋设于所述基板中，所述源极、所述栅极以及所述漏极通过导电结构连接到所述基板的同一侧表面并与该表面上的焊盘电连接，所述焊盘远离所述基板的一侧设置有若干功能电器元件。
作为所述的组合封装结构的一种优选的技术方案，所述导电结构包括引线框架、所述功率芯片漏极朝向所述引线框架的设置在所述引线框架上。
作为所述的组合封装结构的一种优选的技术方案，所述引线框架上并位于所述功率芯片的一侧设置有漏极铜垫，所述功率芯片远离所述引线框架的表面设置有源极铜垫以及栅极铜垫，所述源极、栅极以及漏极，分别通过所述源极铜垫、栅极铜垫和漏极铜垫延伸至所述第一封装层远离所述引线框架的表面。
作为所述的组合封装结构的一种优选的技术方案，所述基板包括绝缘材料层和层压材料层，所述功率芯片通过焊接材料焊接在所述绝缘材料层上并埋设在所述层压材料层中。
作为所述的组合封装结构的一种优选的技术方案，所述基板还包括散热铜层，所述散热铜层设置在所述绝缘材料层远离所述层压材料层的一侧。
作为所述的组合封装结构的一种优选的技术方案，所述基板还包括阻焊层，所述阻焊层设置在所述层压材料层远离所述绝缘材料层的一侧，所述焊盘位于所述阻焊层中。
作为所述的组合封装结构的一种优选的技术方案，还包括连接所述源极铜垫、所述栅极铜垫以及所述漏极铜垫与所述焊盘的导电铜柱。
作为所述的组合封装结构的一种优选的技术方案，所述功能电器元件包括被动元件、栅极驱动器以及微控制单元。
另一方面，提供一种组合封装工艺，用于封装如上所述的组合封装结构，其特征在于，包括以下步骤：
步骤1、芯片封装，将功率芯片焊接到引线框架上并封装于第一封装层内；
步骤2、模组封装，将步骤1中一次封装好的芯片焊接到基板中上并封装于层压材料层中；
步骤3、电连接焊盘，加工导电结构以使所述源极、栅极以及漏极与所述焊盘电连接；
步骤4、功能器件安装，将功能器件按照相应的工作位置焊接到所述焊盘上。
作为所述的组合封装工艺的一种优选的技术方案，步骤2具体包括：
步骤21、提供绝缘材料层；
步骤22、点胶，于所述绝缘材料层焊接所述一次封装好的芯片的位置设置焊接材料；
步骤23、层压，将片状层压材料层压合在所述绝缘材料层设置有所述一次封装好的芯片的表面；
步骤24、固化，对层压完成后的产品进行固化处理。
本发明的有益效果为：本方案中所述的组合封装结构将芯片的源极、栅极以及漏极连接到基板的同一侧，使得用于控制各个电极的驱动器以及其余被动元件、微控制单元等均布置在一侧，由此可以降低产品的整体厚度，缩小产品的体积。
附图说明
下面根据附图和实施例对本发明作进一步详细说明。
图1为本发明实施例中功率芯片封装模组焊接在绝缘材料层上的结构示意图。
图2为本发明实施例所述组合封装结构未焊接功能电器元件时的结构示意图。
图3为本发明实施例所述组合封装结构示意图。
图4为本发明所述组合封装工艺流程图。
图中：
1、基板；101、散热铜层；102、绝缘材料层；103、层压材料层；104、阻焊层；105、焊盘；201、功率芯片；202、引线框架；203、导电焊接材料；204、源极铜垫；205、栅极铜垫；206、漏极铜垫；207、导电铜柱；3、被动元件；4、栅极驱动器；5、微控制单元。
具体实施方式
为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面对本发明实施例的技术方案作进一步的详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，除非另有明确的规定和限定，术语“相连”“连接”、“固定”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
如图1-4所示，本实施例提供一种组合封装结构，包括基板1以及埋设于所述基板1中的功率芯片201，所述功率芯片201具有源极、栅极以及漏极，所述源极与所述栅极位于所述功率芯片201的第一表面，所述漏极位于所述功率芯片201上与所述第一表面相对的第二表面，所述功率芯片201通过第一封装层进行封装，封装后整体埋设于所述基板1中，所述源极、所述栅极以及所述漏极通过导电结构连接到所述基板1的同一侧表面并与该表面上的焊盘105电连接，所述焊盘105远离所述基板1的一侧设置有若干功能电器元件。
本方案中所述的组合封装结构将芯片的源极、栅极以及漏极连接到基板1的同一侧，使得用于控制各个电极的驱动器以及其余被动元件3、微控制单元5等均布置在一侧，由此可以降低产品的整体厚度，缩小产品的体积。
本实施例中所述导电结构包括引线框架202、所述功率芯片201漏极朝向所述引线框架202的设置在所述引线框架202上，通过导电焊接材料203与所述引线框架202焊接连接，此焊接状态下，漏极与引线框架202电连接，可通过引线框架202的结构设计将漏极引向设定位置。
具体的，本实施例中所述引线框架202上并位于所述功率芯片201的一侧设置有漏极铜垫206，所述功率芯片201远离所述引线框架202的表面设置有源极铜垫204以及栅极铜垫205，所述源极、栅极以及漏极，分别通过所述源极铜垫204、栅极铜垫205和漏极铜垫206延伸至所述第一封装层远离所述引线框架202的表面。
所述漏极铜垫206通过导电焊接材料203焊接在引线框架202上，所述源极铜垫204和所述栅极铜垫205通过导电焊接材料203焊接到芯片上，所述源极铜垫204、所述栅极铜垫205以及所述漏极铜垫206远离所述引线框架202的表面处于同一平面，并外露于所述第一封装层。
本实施例中所述基板1为多层结构，包括绝缘材料层102、层压材料层103、散热铜层101以及阻焊层104，所述功率芯片201通过焊接材料焊接在所述绝缘材料层102上并埋设在所述层压材料层103中，所述散热铜层101设置在所述绝缘材料层102远离所述层压材料层103的一侧；所述阻焊层104设置在所述层压材料层103远离所述绝缘材料层102的一侧，所述焊盘105位于所述阻焊层104中。
所述基板1的多层结构分别具有不同的功能，其中铜层主要起散热作用，其覆盖于整个所述组合封装结构的下表面，其上为绝缘材料层102，其作为芯片的载体用于安装功率芯片201，层压材料层103作为保护层用于对芯片进行封装保护，其采用绝缘材料制成，具有一定的热塑性，可在半固化状态通过层压工艺将其压合在芯片的周部并与绝缘材料层102粘结。阻焊层104为阻焊绿油，其设置在层压材料层103的外部，在其中通过重新布线形成有若干焊盘105。
为了提高层压材料层103与绝缘材料层102的连接强度，本方案中在所述绝缘材料层102的表面还设置有连接支架，所述连接支架呈V字形焊接在所述绝缘材料层102的表面，或通过设置在绝缘材料层102的通孔直接与散热铜层101焊接连接，连接支架在未设置层压材料层103的状态下其开口较小，在压合层压材料层103的过程中，连接支架开口的两侧边均插入到层压材料层103中，随着层压的进行，两侧边收到层压材料层103的压合力作用逐渐向两侧张开，使其呈较大的倾角嵌入至层压材料层103中，压合完成后所述连接支架能够起到连接层压材料层103与绝缘材料层102，或连接层压材料层103、绝缘材料层102和散热铜层101的作用。
进一步的为了实现源极、栅极、漏极的引出，使其能够穿过层压材料层103与焊盘105电连接，本实施例中的导电结构还包括连接所述源极铜垫204、所述栅极铜垫205以及所述漏极铜垫206与所述焊盘105的导电铜柱207。本实施例中导电铜柱207呈锥形结构，其由靠近所述功率芯片201的一端至远离所述功率芯片201的一端截面逐渐变大。
具体的，所述功能电器元件包括被动元件3、栅极驱动器4以及微控制单元5。
同时，本实施例中还提供一种组合封装工艺，用于封装如上所述的组合封装结构，包括以下步骤：
步骤1、芯片封装，将功率芯片201焊接到引线框架202上并封装于第一封装层内；
步骤2、模组封装，将步骤1中一次封装好的芯片焊接到基板1中上并封装于层压材料层103中；
步骤3、电连接焊盘105，加工导电结构以使所述源极、栅极以及漏极与所述焊盘105电连接；
步骤4、功能器件安装，将功能器件按照相应的工作位置焊接到所述焊盘105上。
其中，步骤1中所述引线框架202具有用于焊接功率芯片201的基岛以及用于焊接漏极铜垫206的延伸部，焊接过程包括第一次焊接以及第二次焊接，第一次焊接过程将芯片漏极朝向引线框架202的焊接到引线框架202上，第二次焊接过程将源极铜垫204、栅极铜垫205焊接在芯片上对应于源极和栅极的位置，将漏极铜垫206焊接在引线框架202上。
焊接完成后进行一次封装，一次封装包括封装、固化以及打磨工序，其中打磨工序能够实现源极铜垫204、栅极铜垫205以及漏极铜垫206处于同一平面，并外露于所述第一封装层。
需要指出的是，实现源极铜垫204、栅极铜垫205以及漏极铜垫206处于同一平面，并外露于所述第一封装层的工艺并不限于如上所述的打磨，在其他实施例中还可以采用切割、蚀刻等方式进行。
其中步骤2具体包括：
步骤21、提供绝缘材料层102；
步骤22、点胶，于所述绝缘材料层102焊接所述一次封装好的芯片的位置设置焊接材料；
步骤23、层压，将片状层压材料层103压合在所述绝缘材料层102设置有所述一次封装好的芯片的表面；
步骤24、固化，对层压完成后的产品进行固化处理。
在所述步骤3之间还包括阻焊层104设置，并在阻焊层104中重新布置线路行程焊盘105。
焊盘105设置完成后进行孔加工，加工由焊盘105延伸至源极铜垫204、栅极铜垫205以及漏极铜垫206的盲孔，本方案中将盲孔设计为锥形结构，该盲孔的横截面由靠近所述焊盘105的一端至远离所述焊盘105的一端逐渐减小，由此可以使得孔加工更加方便，并且有利于导电铜柱207的设置。
具体的，本方案中所述导电铜柱207采用电镀的方式加工在所述盲孔中。
最后，于所述焊盘105上通过回流焊工艺焊接被动元件3、栅极驱动器4以及微控制单元5。
于本文的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、等方位或位置关系,仅是为了便于描述和简化操作，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”，仅仅用于在描述上加以区分，并没有特殊的含义。
在本说明书的描述中，参考术语“一实施例”、“示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以适当组合，形成本领域技术人员可以理解的其他实施方式。
以上结合具体实施例描述了本发明的技术原理。这些描述只是为了解释本发明的原理，而不能以任何方式解释为对本发明保护范围的限制。基于此处的解释，本领域的技术人员不需要付出创造性的劳动即可联想到本发明的其它具体实施方式，这些方式都将落入本发明的保护范围之内。

Claims (8)

1.一种组合封装结构，其特征在于，包括基板(1)以及埋设于所述基板(1)中的功率芯片(201)，所述功率芯片(201)具有源极、栅极以及漏极，所述源极与所述栅极位于所述功率芯片(201)的第一表面，所述漏极位于所述功率芯片(201)上与所述第一表面相对的第二表面，所述功率芯片(201)通过第一封装层进行封装，封装后整体埋设于所述基板(1)中，所述源极、所述栅极以及所述漏极通过导电结构连接到所述基板(1)的同一侧表面并与该表面上的焊盘(105)电连接，所述焊盘(105)远离所述基板(1)的一侧设置有若干功能电器元件；
所述基板(1)包括绝缘材料层(102)和层压材料层(103)，所述功率芯片(201)通过焊接材料焊接在所述绝缘材料层(102)上并埋设在所述层压材料层(103)中；
所述绝缘材料层(102)的表面还设置有连接支架，所述连接支架呈V字形焊接在所述绝缘材料层(102)的表面，连接支架开口的两侧边均插入到层压材料层(103)中。
2.根据权利要求1所述的组合封装结构，其特征在于，所述导电结构包括引线框架(202)、所述功率芯片(201)漏极朝向所述引线框架(202)的设置在所述引线框架(202)上。
3.根据权利要求2所述的组合封装结构，其特征在于，所述引线框架(202)上并位于所述功率芯片(201)的一侧设置有漏极铜垫(206)，所述功率芯片(201)远离所述引线框架(202)的表面设置有源极铜垫(204)以及栅极铜垫(205)，所述源极、栅极以及漏极，分别通过所述源极铜垫(204)、栅极铜垫(205)和漏极铜垫(206)延伸至所述第一封装层远离所述引线框架(202)的表面。
4.根据权利要求3所述的组合封装结构，其特征在于，所述基板(1)还包括散热铜层(101)，所述散热铜层(101)设置在所述绝缘材料层(102)远离所述层压材料层(103)的一侧。
5.根据权利要求4所述的组合封装结构，其特征在于，所述基板(1)还包括阻焊层(104)，所述阻焊层(104)设置在所述层压材料层(103)远离所述绝缘材料层(102)的一侧，所述焊盘(105)位于所述阻焊层(104)中。
6.根据权利要求5所述的组合封装结构，其特征在于，还包括连接所述源极铜垫(204)、所述栅极铜垫(205)以及所述漏极铜垫(206)与所述焊盘(105)的导电铜柱(207)。
7.根据权利要求6所述的组合封装结构，其特征在于，所述功能电器元件包括被动元件(3)、栅极驱动器(4)以及微控制单元(5)。
8.一种组合封装工艺，用于封装权利要求1-7中任一项所述的组合封装结构，其特征在于，包括以下步骤：
步骤1、芯片封装，将功率芯片(201)焊接到引线框架(202)上并封装于第一封装层内；
步骤2、模组封装，将步骤1中一次封装好的芯片焊接到基板(1)中上并封装于层压材料层(103)中；
步骤3、电连接焊盘(105)，加工导电结构以使所述源极、栅极以及漏极与所述焊盘(105)电连接；
步骤4、功能器件安装，将功能器件按照相应的工作位置焊接到所述焊盘(105)上；
其中，步骤2具体包括：
步骤21、提供绝缘材料层(102)；
步骤22、点胶，于所述绝缘材料层(102)焊接所述一次封装好的芯片的位置设置焊接材料，同时于所述绝缘材料层(102)焊接连接支架；
步骤23、层压，将片状层压材料层(103)压合在所述绝缘材料层(102)设置有所述一次封装好的芯片的表面，其中，所述连接支架在未设置层压材料层(103)的状态下其开口较小，在压合层压材料层(103)的过程中，连接支架开口的两侧边均插入到层压材料层(103)中，随着层压的进行，两侧边受到层压材料层(103)的压合力作用逐渐向两侧张开，使其呈较大的倾角嵌入至层压材料层(103)中；
步骤24、固化，对层压完成后的产品进行固化处理。
CN202011417606.7A 2020-12-07 2020-12-07 一种组合封装结构及组合封装工艺 Active CN112701103B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011417606.7A CN112701103B (zh) 2020-12-07 2020-12-07 一种组合封装结构及组合封装工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011417606.7A CN112701103B (zh) 2020-12-07 2020-12-07 一种组合封装结构及组合封装工艺

Publications (2)

Publication Number Publication Date
CN112701103A CN112701103A (zh) 2021-04-23
CN112701103B true CN112701103B (zh) 2023-02-10

Family

ID=75506308

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011417606.7A Active CN112701103B (zh) 2020-12-07 2020-12-07 一种组合封装结构及组合封装工艺

Country Status (1)

Country Link
CN (1) CN112701103B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076592A (ja) * 2007-09-19 2009-04-09 Toyota Motor Corp 半導体素子の電極と放熱板との圧着方法
WO2012117894A1 (ja) * 2011-02-28 2012-09-07 日立オートモティブシステムズ株式会社 パワー半導体モジュール，パワー半導体モジュールの製造方法及び電力変換装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026573A (ja) * 2003-07-04 2005-01-27 Murata Mfg Co Ltd 部品内蔵モジュールの製造方法
US7799614B2 (en) * 2007-12-21 2010-09-21 Infineon Technologies Ag Method of fabricating a power electronic device
US9397212B2 (en) * 2012-10-18 2016-07-19 Infineon Technologies Americas Corp. Power converter package including top-drain configured power FET

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076592A (ja) * 2007-09-19 2009-04-09 Toyota Motor Corp 半導体素子の電極と放熱板との圧着方法
WO2012117894A1 (ja) * 2011-02-28 2012-09-07 日立オートモティブシステムズ株式会社 パワー半導体モジュール，パワー半導体モジュールの製造方法及び電力変換装置

Also Published As

Publication number Publication date
CN112701103A (zh) 2021-04-23

Similar Documents

Publication Publication Date Title
JP5100081B2 (ja) 電子部品搭載多層配線基板及びその製造方法
JP5529371B2 (ja) 半導体装置及びその製造方法
TWI500135B (zh) 堆疊式功率元件模組
KR101469770B1 (ko) 전력 소자 패키지 및 그 제조 방법
KR100711675B1 (ko) 반도체 장치 및 그 제조 방법
US20020064905A1 (en) Wire bonding method and semiconductor package manufactured using the same
JP3925602B2 (ja) 接着材料の貼着方法及び半導体装置の製造方法
US20100319966A1 (en) Packaging substrate and fabrication method thereof
EP1111676A2 (en) Unit interconnection substrate for electronic parts
WO2001026147A1 (fr) Dispositif a semi-conducteur, son procede de fabrication, carte de circuit imprime et dispositif electronique
JP2001015679A (ja) 半導体装置及びその製造方法
TW201232723A (en) Method of making stackable semiconductor assembly with bump/flange heat spreader and dual build-up circuitry
JP2004281538A (ja) 電子装置及びその製造方法、回路基板並びに電子機器
JP3390661B2 (ja) パワーモジュール
JP2021048195A (ja) 半導体装置及び半導体装置の製造方法
KR20120079325A (ko) 반도체 패키지 및 그 제조방법
JP3826253B2 (ja) チップスタックパッケージ
JP4383257B2 (ja) 回路装置およびその製造方法
JP2001085603A (ja) 半導体装置
US20130083492A1 (en) Power module package and method of manufacturing the same
JP2004281540A (ja) 電子装置及びその製造方法、チップキャリア、回路基板並びに電子機器
CN112701103B (zh) 一种组合封装结构及组合封装工艺
JP3695458B2 (ja) 半導体装置、回路基板並びに電子機器
KR101494411B1 (ko) 반도체패키지 및 이의 제조방법
US20070126106A1 (en) Multi-chip semiconductor connector and method

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant