CN112687647A - 倒装芯片结构及其制备方法 - Google Patents

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Abstract

本发明提供了一种倒装芯片结构及其制备方法。所述倒装芯片结构包括基板、设置在基板上的金属衬垫及与所述金属衬垫相接触的金属种子层，所述倒装芯片结构还包括设置在所述金属种子层上的凸块，所述凸块沿背离所述金属种子层的方向呈逐渐增大设置。与现有技术相比，本发明利用光阻层的倾斜内侧面，使得在其内侧制备出的凸块也具有相应的倾斜状的侧壁面，凸块的倾斜侧壁面和光阻层的倾斜内侧面，两者之间可以形成较好的结合力，尤其在电镀前清洗及镀液的冲压作用下，可形成密封的相向的力，避免了镀液沿着凸块的侧壁面下渗而造成渗镀异常。

Description

倒装芯片结构及其制备方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种倒装芯片结构及其制备方法。
背景技术
倒装芯片(FC，Flip-Chip)结构是目前半导体封装领域常用的一种封装技术，其主要是在芯片的焊块上制作凸块(Bump)，然后将芯片带元器件的一面朝下“倒扣”，直接与基板进行组装。上述倒装芯片结构通过凸块直接与基板连接，相较于引线键合(WB，WireBonding)、载带自动焊(TAB，Tape Automated Bonding)技术，FC技术能够提供最高的封装密度、最小的封装尺寸、最好的高频性能。
凸块的制作是FC技术的核心工艺，通常是在金属衬垫上依次制备出金属种子层(UBM)与凸块，金属种子层可采用溅射工艺制作，凸块可采用电镀法制作。对于电镀法制作凸块的工艺来说，尤其要注意电镀液的渗镀问题，现有技术中，如图1所示，对于CuNiAu结构的凸块T来说，Au镀液往往因为氰基的攻击性而导致产品出现渗镀，造成渗镀的因素还包括电镀前高水压强力冲洗、电镀时镀液的喷流等，上述凸块T制备过程中，垂直于基板设置的光阻层侧壁S使得镀液容易沿凸块T与光阻之间下溢至底部UBM上，产生渗镀，从而影响产品质量。
因此，有必要提供一种新的倒装芯片结构及其制备方法。
发明内容
本发明所解决的技术问题在于提供一种倒装芯片结构及其制备方法，以改善现有技术中镀液沿光阻层侧壁下溢的问题，进而避免或减少渗镀的发生。
为解决上述技术问题，本发明提供一种倒装芯片结构，包括基板、设置在基板上的金属衬垫及与所述金属衬垫相接触的金属种子层；所述倒装芯片结构还包括设置在所述金属种子层上的凸块，所述凸块沿背离所述金属种子层的方向呈逐渐增大设置。
进一步地，所述凸块具有垂直于所述基板表面的倒梯形截面。
进一步地，所述凸块的侧壁面相对所述基板所在平面的夹角设置为60-80度。
进一步地，所述凸块包括依次层叠设置在所述金属种子层上的至少两个金属层。
进一步地，所述凸块包括依次层叠设置在所述金属种子层上的铜质金属层、金质金属层及镍质金属层。
为解决上述技术问题，本发明还提供一种倒装芯片结构的制备方法，主要包括：
提供基板，所述基板上设置有金属衬垫及钝化层，所述钝化层开设有窗口，以使所述金属衬垫的部分表面暴露于窗口内；
在所述基板表面制备金属种子层；
在金属种子层表面制备光阻层；
对所述光阻层开设凹槽，以使金属种子层的既定区域向外暴露，且所述凹槽沿背离所述金属种子层的方向呈逐渐增大设置；
在所述凹槽内电镀制得凸块。
进一步地，所述凹槽设置呈喇叭口状。
进一步地，所述凹槽具有倾斜的内侧面，该内侧面相对基板表面的夹角设置为60-80度。
进一步地，所述凸块的制备过程具体包括对所述凹槽内部进行清洗；再于所述凹槽内依次制备铜质金属层、金质金属层及镍质金属层，形成凸块。
进一步地，在完成所述凸块的制备后，依次去除所述光阻层以及所述既定区域周围的金属种子层。
本申请的有益效果：采用本发明倒装芯片结构及其制备方法，通过将光阻层的凹槽沿开口方向设置呈逐渐增大，使得在其内侧制备出的凸块也具有相应的倾斜的侧壁面，凸块的倾斜侧壁面和光阻层的倾斜内侧面，两者之间可以形成较好的结合力，尤其在电镀前清洗及镀液的冲压作用下，可形成密封的相向的力，避免了镀液沿着凸块的侧壁面下渗而造成渗镀异常。
附图说明
图1为现有技术中凸块制作过程中出现渗镀时的结构示意图；
图2为本发明所述倒装芯片结构的简要示意图；
图3为本发明所述倒装芯片结构的防渗镀原理图；
图4为本发明所述倒装芯片结构的制备方法的过程示意图。
具体实施方式
以下将结合附图所示的实施方式对本申请进行详细描述。但该实施方式并不限制本申请，本领域的普通技术人员根据该实施方式所做出的结构、方法、或功能上的变换均包含在本申请的保护范围内。
请参阅图2和图3所示，本发明提供一种倒装芯片结构，其包括基板10、成型于基板10表面的金属衬垫20、同时覆盖基板10表面和金属衬垫20表面的钝化层30、覆盖于所述金属衬垫20和钝化层30表面的金属种子层40以及形成于所述金属种子层40上方的凸块50。
其中，所述钝化层30覆盖住所述金属衬垫20的部分表面，未完全覆盖，具体来说，所述钝化层30上开设有窗口，以使得所述金属衬垫20的部分表面暴露该窗口内，即所述金属衬垫20的中央区域的表面未覆盖所述钝化层30而暴露于所述窗口内，而金属衬垫20的外围部分的表面上则覆盖有所述钝化层30。所述金属衬垫20的顶表面低于所述钝化层30表面，形成凹陷状结构21。所述金属种子层40通过溅射工艺直接形成于所述金属衬垫20的表面以及钝化层30的表面，其介于所述金属衬垫20和所述凸块50之间。
所述凸块50沿背离金属种子层40的方向呈逐渐增大设置，其具有垂直于基板10表面的倒梯形截面；换言之，所述凸块50在垂直于所述基板10的平面上的投影呈倒梯形，其具有倾斜的侧壁面51。所述凸块50采用电镀工艺形成在所述金属衬垫20上，其包含有多个金属层，具体包括：铜质金属层、金质金属层和镍质金属层。所述铜质金属层、金质金属层、镍质金属层自下而上依次叠加，所述铜质金属层的底部直接形成于所述金属衬垫20表面，且铜质金属层的底部位于所述凹陷状结构21内，而所述铜质金属层的其余部分直接形成于所述凹陷状结构21周围的金属种子层40上。
由于所述凸块50呈倒梯形，就是说，位于最上层位置的镍质金属层的表面积最大，并逐步递减至下方的金质金属层和铜质金属层，所述金质金属层位于镍质金属层和铜质金属层之间，并与所述镍质金属层和铜质金属层直接接触。值得一提的是，所述倾斜的侧壁面51相较于基板10表面的夹角优选设置为60-80度。
针对上述倒装芯片结构，本发明还提供一种倒装芯片结构的制备方法，其包括：
提供基板，所述基板上设置有金属衬垫及钝化层，所述钝化层开设有窗口，以使所述金属衬垫的部分表面暴露于窗口内；
在所述基板表面制备金属种子层；
在金属种子层表面制备光阻层；
对所述光阻层开设凹槽，以使金属种子层的既定区域向外暴露，且所述凹槽沿背离所述金属种子层的方向呈逐渐增大设置；
在所述凹槽内电镀制得凸块。
为了更好的阐述所述倒装芯片结构的制备方法，以下结合具体的应用实施例进行进一步地说明，详述基于上述制备方法制得倒装芯片结构的完整制备过程，请结合图4所示，在该实施例中，所述制备方法至少包括如下步骤：
S10：在基板10上依次制备出金属衬垫20及钝化层30；
S20：在金属衬垫20和钝化层30表面制备金属种子层40；
S30：在金属种子层40表面形成光阻层(PR，Photo Resist)60，并在光阻层60上开槽以形成凹槽70并使金属种子层40的既定区域暴露在该凹槽70内，且使光阻层60面向凹槽70的内侧面61呈倾斜状；
S40：在凹槽70内制备出凸块50，以使凸块50的侧壁面51呈倾斜状；
S50：去除凸块50外围的光阻层60及金属种子层40，具体来说，依次去除光阻层60及所述既定区域周围的金属种子层40。
其中，步骤S30中，具体包括：在金属种子层40上进行光阻涂布，形成覆盖于金属种子层40表面的初始光阻层，所述初始光阻层厚度通常设置超出所述凸块50高度5-10μm；对所述初始光阻层进行曝光和显影操作，得到内侧面61呈倾斜状的所述光阻层60。值得一提的是，所述光阻层60的内侧面61的倾斜角度控制在60-80度(相较于基板10表面)，在本发明优选方案中，该光阻层60内侧的凹槽70呈喇叭口状，因此，使得所述凹槽70沿背离所述金属种子层40的方向呈逐渐增大设置。
其中，步骤S40中，具体包括：对凹槽70进行清洗；利用镀液在凹槽70内制备出铜镍金(CuNiAu)凸块50。优选地，所述凹槽70清洗具体可采用QDR(Quick Dump Rinse)工艺完成冲洗。
本发明通过将光阻层60的内侧面61设置呈倾斜状结构，而使得其内侧的凹槽70也形成相应的倒梯形结构，这种结构使得凹槽70内可以成形出下窄上宽(优选倒梯形)的凸块50，其可与凹槽70两侧的光阻层60的倾斜状内侧面61形成较好的结合力，避免电镀液沿着凸块50的侧壁面51下渗而造成渗镀异常。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本申请的可行性实施方式的具体说明，它们并非用以限制本申请的保护范围，凡未脱离本申请技艺精神所作的等效实施方式或变更均应包含在本申请的保护范围之内。

Claims (10)

1.一种倒装芯片结构，包括基板、设置在基板上的金属衬垫及与所述金属衬垫相接触的金属种子层，其特征在于：所述倒装芯片结构还包括设置在所述金属种子层上的凸块，所述凸块沿背离所述金属种子层的方向呈逐渐增大设置。
2.根据权利要求1所述的倒装芯片结构，其特征在于：所述凸块具有垂直于所述基板表面的倒梯形截面。
3.根据权利要求1所述的倒装芯片结构，其特征在于：所述凸块的侧壁面相对所述基板所在平面的夹角设置为60-80度。
4.根据权利要求1所述的倒装芯片结构，其特征在于：所述凸块包括依次层叠设置在所述金属种子层上的至少两个金属层。
5.根据权利要求1或4所述的倒装芯片结构，其特征在于：所述凸块包括依次层叠设置在所述金属种子层上的铜质金属层、金质金属层及镍质金属层。
6.一种倒装芯片结构的制备方法，其特征在于：
提供基板，所述基板上设置有金属衬垫及钝化层，所述钝化层开设有窗口，以使所述金属衬垫的部分表面暴露于窗口内；
在所述基板表面制备金属种子层；
在金属种子层表面制备光阻层；
对所述光阻层开设凹槽，以使金属种子层的既定区域向外暴露，且所述凹槽沿背离所述金属种子层的方向呈逐渐增大设置；
在所述凹槽内电镀制得凸块。
7.如权利要求6所述的制备方法，其特征在于：所述凹槽设置呈喇叭口状。
8.如权利要求6或7所述的制备方法，其特征在于：所述凹槽具有倾斜的内侧面，该内侧面相对基板表面的夹角设置为60-80度。
9.如权利要求6所述的制备方法，其特征在于：所述凸块的制备过程具体包括对所述凹槽内部进行清洗；再于所述凹槽内依次制备铜质金属层、金质金属层及镍质金属层，形成凸块。
10.如权利要求6所述的制备方法，其特征在于：在完成所述凸块的制备后，依次去除所述光阻层以及所述既定区域周围的金属种子层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022142865A1 (zh) * 2020-12-28 2022-07-07 颀中科技（苏州）有限公司 倒装芯片结构及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07211722A (ja) * 1994-01-26 1995-08-11 Toshiba Corp 半導体装置及び半導体装置実装構造体
CN101388374A (zh) * 2007-09-10 2009-03-18 欣兴电子股份有限公司 芯片封装载板及其凸块焊盘结构
CN105355574A (zh) * 2015-11-13 2016-02-24 颀中科技（苏州）有限公司 镍金凸块的制作方法及镍金凸块组件
CN109979834A (zh) * 2019-03-29 2019-07-05 颀中科技（苏州）有限公司 用于半导体封装的凸块制造方法
CN112017978A (zh) * 2020-08-26 2020-12-01 颀中科技（苏州）有限公司 一种芯片金属凸块的成型方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261111A (ja) * 2001-03-06 2002-09-13 Texas Instr Japan Ltd 半導体装置及びバンプ形成方法
CN112687647A (zh) * 2020-12-28 2021-04-20 颀中科技（苏州）有限公司 倒装芯片结构及其制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07211722A (ja) * 1994-01-26 1995-08-11 Toshiba Corp 半導体装置及び半導体装置実装構造体
CN101388374A (zh) * 2007-09-10 2009-03-18 欣兴电子股份有限公司 芯片封装载板及其凸块焊盘结构
CN105355574A (zh) * 2015-11-13 2016-02-24 颀中科技（苏州）有限公司 镍金凸块的制作方法及镍金凸块组件
CN109979834A (zh) * 2019-03-29 2019-07-05 颀中科技（苏州）有限公司 用于半导体封装的凸块制造方法
CN112017978A (zh) * 2020-08-26 2020-12-01 颀中科技（苏州）有限公司 一种芯片金属凸块的成型方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022142865A1 (zh) * 2020-12-28 2022-07-07 颀中科技（苏州）有限公司 倒装芯片结构及其制备方法

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