CN112669766B - 像素驱动电路 - Google Patents

Abstract

像素驱动电路包含发光二极管、第一晶体管、第二晶体管、第一电容、第二电容、第三晶体管、第四晶体管、第五晶体管以及光敏开关。于补偿期间，第二晶体管提供第一驱动电流给发光二极管，使发光二极管发光以照射光敏开关，光敏开关用以产生对应于发光二极管的照射的光电流，并且通过光电流调整第二晶体管的栅极端的电压电平，以调整第二晶体管于之后的发光期间提供予发光二极管的第二驱动电流。

Description

像素驱动电路

技术领域

本公开涉及一种像素驱动电路，特别涉及一种电压补偿的像素驱动电路。

背景技术

在显示面板中，常常会因为发光二极管元件电性或是光学性质变异、薄膜晶体管电性变异、电路电压衰退(IR-drop)、晶体管在转印时产生的缺陷以及像素寄生电容或其他寄生元件的影响而导致显示画面的亮度不均。有鉴于此，如何提供亮度均匀的显示像素面为业界待解的问题。

发明内容

本公开文件提供一种像素驱动电路。像素驱动电路包含一发光二极管、一第一晶体管、一第二晶体管、一第一电容、一第二电容、一第三晶体管、一第四晶体管、一第五晶体管以及一光敏开关。第二晶体管用以供电使该发光二极管发光，其中该第一晶体管、该第二晶体管以及该发光二极管电性串连且电性耦接于一第一系统电压端以及以一第二系统电压端之间；第一电容，其第一端电性耦接该第二晶体管的栅极端；第二电容，其第一端电性耦接该第一电容的第二端，其第二端电性耦接该第二系统电压端；第三晶体管，其第一端用以接收一数据信号，其第二端电性耦接该第一电容的第二端；第四晶体管，其第一端电性耦接一参考电压端，其第二端电性耦接该第二晶体管的栅极端；第五晶体管，其第一端电性耦接该第四晶体管的第二端，其栅极端电性耦接该参考电压端；光敏开关，其第一端电性耦接该第五晶体管的第二端，其第二端电性耦接该第一电容的第二端。

本公开文件提供另一种像素驱动电路。像素驱动电路包含一发光二极管、一第一晶体管、一第二晶体管、一第三晶体管、一电容、一第四晶体管、一第五晶体管以及一光敏开关。发光二极管，其第一端电性耦接一第一系统电压端；第一晶体管，其第一端电性耦接该发光二极管的第二端；第二晶体管，其第一端电性耦接该第一晶体管的第二端，其第二端电性耦接一第二系统电压端，该第二晶体管用以供电使该发光二极管；第三晶体管，其第一端用以接收一数据信号；电容，其第一端电性耦接该第三晶体管的第二端，其第二端电性耦接该第二晶体管的栅极端；第四晶体管，其第一端电性耦接于该电容的第二端。其中该第五晶体管以及该光敏开关串联并且该第五晶体管以及该光敏开关中的一者电性耦接该电容的第一端。

综上所述，本公开的像素驱动电路像素驱动电路通过光敏开关感测发光二极管的发光亮度以调整于发光期间提供给发光二极管的驱动电流的大小，以改善显示画面的亮度不均。

附图说明

为使本公开的上述和其他目的、特征、优点与实施例能更明显易懂，说明书附图的说明如下：

图1为本公开一实施例的像素驱动电路的电路架构图。

图2为依据一实施例，图1中的像素驱动电路的控制信号及数据信号时序图。

图3A为图1中的像素驱动电路在重置期间中的电路状态图。

图3B为图1中的像素驱动电路在补偿期间中的电路状态图。

图3C为图1中的像素驱动电路在写入期间中的电路状态图。

图3D为图1中的像素驱动电路在发光期间中的电路状态图。

图4为本公开一实施例的像素驱动电路的电路架构图。

图5为本公开一实施例的像素驱动电路的电路架构图。

图6A为依据一实施例，图5中的像素驱动电路在重置期间以及补偿期间的控制信号及数据信号时序图。

图6B为依据一实施例，图5中的像素驱动电路于写入期间以及发光期间的控制信号及数据信号时序图。

图7A为图5中的像素驱动电路在重置期间中的电路状态图。

图7B为图5中的像素驱动电路在补偿期间中的电路状态图。

图7C为图5中的像素驱动电路在写入期间中的电路状态图。

图7D为图5中的像素驱动电路在发光期间中的电路状态图。

图8为本公开一实施例的像素驱动电路的电路架构图。

图9为本公开一实施例的像素驱动电路的电路架构图。

图10为本公开一实施例的像素驱动电路的电路架构图。

附图标记说明：

为使本公开的上述和其他目的、特征、优点与实施例能更明显易懂，所附符号的说明如下：

100,200,300,400,500,600：像素驱动电路

L1：发光二极管

S1：光敏开关

C1：第一电容

C2：第二电容

T1：第一晶体管

T2：第二晶体管

T3：第三晶体管

T4：第四晶体管

T5：第五晶体管

VDD：第一系统电压端

VSS：第二系统电压端

VREF：参考电压端

VDATA：数据信号

EM：第一控制信号

SN：第二控制信号

RT：第三控制信号

N1,N2：节点

具体实施方式

下列是举实施例配合所附图示做详细说明，但所提供的实施例并非用以限制本公开所涵盖的范围，而结构运行的描述非用以限制其执行顺序，任何由元件重新组合的结构，所产生具有均等技术效果的装置，皆为本公开所涵盖的范围。另外，图示仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件或相似元件将以相同的符号标示来说明。

在全篇说明书与权利要求所使用的用词(terms)，除有特别注明除外，通常具有每个用词使用在此领域中、在此公开的内容中与特殊内容中的平常意义。

此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。

于本文中，当一元件被称为“耦接”或“耦接”时，可指“电性耦接”或“电性耦接”。“耦接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。

请参阅图1，图1为本公开一实施例的像素驱动电路100的电路架构图。如图1所示，像素驱动电路100包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、光敏开关S1、第一电容C1、第二电容C2以及发光二极管L1。

在本公开的实施例中，光敏开关S1是以晶体管为例。然而，光敏开关S1也可以是选自光电二极管、薄膜晶体管或者是其他光感测元件。因此，本公开文件不以此为限。

在一些实施例中，晶体管T1～T5是选自对光敏感度较高的薄膜晶体管，可利用遮光层(Black Matrix)覆盖第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4及第五晶体管T5，以遮蔽发光二极管L1可能照射到晶体管T1～T5的光，避免晶体管T1～T5响应于光线照射产生电流造成像素驱动电路100的电位浮动。在另一些实施例中，晶体管T1～T5对光敏感度不高，则不需使用遮光层覆盖晶体管。因此，本公开文件不以此为限。

在架构上，第一晶体管T1、第二晶体管T2以及发光二极管L1电性串联并且电性耦接第一系统电压端VDD以及第二系统电压端VSS之间。第一电容C1以及第二电容C2串连并且电性耦接节点N1以及第二系统电压端VSS之间，其中节点N1为第二晶体管T2的栅极端与第一电容C1的连接处。第四晶体管T4电性耦接参考电压端以及节点N1之间。第五晶体管T5以及光敏开关S1串连且电性耦接节点N1以及节点N2之间，其中节点N2为第一电容C1以及第二电容C2的连接处。第三晶体管T3电性耦接节点N2。其中，第二晶体管T2用以提供驱动电流予发光二极管L1。

值得注意的是，于此实施例中，第二晶体管T2在不同的操作期间给予发光二极管L1不同大小的驱动电流。在本公开的实施例中，第二晶体管T2于补偿期间以及发光期间分别提供第一驱动电流Id1及第二驱动电流Id2给发光二极管L1。在补偿期间，第一驱动电流Id1用以使发光二极管L1发光以照射光敏开关S1，光敏开关S1响应于发光二极管L1的照射而产生的光电流用来调整第二晶体管T2栅极端的电压电平，使得第二晶体管T2在之后的发光期间可以提供调整过的第二驱动电流Id2给发光二极管L1。为了较佳的理解光敏开关S1于补偿阶段依据第一驱动电流Id1所产生的光电流如何调整于发光阶段提供予发光二极管L1的第二驱动电流Id2，将于后续实施例说明。

前述该些晶体管分别具有第一端、第二端以及栅极端(Gate)。当其中一晶体管的第一端为漏极端(源极端)时，该晶体管的第二端则为源极端(漏极端)。另外，前述电容亦分别具有第一端以及第二端。

详细而言，第一晶体管T1的第一端电性耦接第一系统电压端VDD，第一晶体管T1的第二端电性耦接第二晶体管T2的第一端，第一晶体管T1的栅极端用以接收第一控制信号EM。第二晶体管T2的第二端电性耦接发光二极管L1的第一端，第二晶体管T2的栅极端电性耦接第一电容C1的第一端、第四晶体管T4的第二端以及第五晶体管T5的第一端。发光二极管L1的第二端电性耦接第二系统电压端Vss。

第一电容C1的第二端电性耦接第二电容C2的第一端、第三晶体管T3的第二端、光敏开关S1的第二端以及光敏开关S1的栅极端。第二电容C2的第二端电性耦接发光二极管L1的第二端以及第二系统电压端VSS。

第四晶体管T4的第一端电性耦接参考电压端VREF，第四晶体管T4的栅极端用以接收第三控制信号RT。第五晶体管T5的栅极端电性耦接参考电压端VREF，第五晶体管T5的第二端电性耦接光敏开关S1的第一端。第三晶体管T3的栅极端用以接收第二控制信号SN，第三晶体管T3的第一端用以接收数据信号VDATA。

图2为依据一实施例，图1中的像素驱动电路100的控制信号及数据信号时序图。如图2所示，在像素驱动电路100的控制时序中的一个显示周期可分为四个期间，其分别为重置期间P1、补偿期间P2、写入期间P3以及发光期间P4。需特别说明的是，图2中的该些期间的时间长度仅用以示例，并非用以限制本公开文件。

详细而言，第一控制信号EM在重置期间P1以及写入期间P3具有第一逻辑电平V1(例如：低逻辑电平)；第一控制信号EM在补偿期间P2以及发光期间P4具有第二逻辑电平V2(例如：高逻辑电平)。第二控制信号SN在重置期间P1以及补偿期间P2具有第二逻辑电平V2；第二控制信号SN在写入期间P3由第一逻辑位V1准切换为第二逻辑电平V2，接着再由第二逻辑电平V2切换为第一逻辑电平V1；第二控制信号SN在发光期间P4具有第一逻辑电平V1。

第三控制信号RT在重置期间P1由第一逻辑电平V1切换为第二逻辑电平V2，接着再由第二逻辑电平V2切换为第一逻辑电平V1；第三控制信号RT在补偿期间P2、写入期间P3以及发光期间P4具有第一逻辑电平V1。

并且，于图1所示的实施例中，参考电压端VREF在重置期间P1以及补偿期间P2的电压电平等于电压VH；参考电压端VREF在写入期间P3以及发光期间P4的电压电平等于电压VL，并且电压VH相较于电压VL具有较高的电压电平。举例而言，当电压VH为3伏特时，电压VL为1伏特；或者是当电压VH为5伏特时，电压VL为2伏特。数据信号VDATA在重置期间P1以及补偿期间P2的电压电平等于电压V0；数据信号VDATA在写入期间P3以及发光期间P4的电压电平等于电压Vdi。

为使像素驱动电路100的整体操作更加清楚易懂，以下请一并参考第1～3D图。图3A为图1中的像素驱动电路100在重置期间P1中的电路状态图。图3B为图1中的像素驱动电路100在补偿期间P2中的电路状态图。图3C为图1中的像素驱动电路100在写入期间P3中的电路状态图。图3D为图1中的像素驱动电路100在发光期间P4中的电路状态图。

在重置期间P1，由于第二控制信号SN以及第三控制信号RT具有高逻辑电平，因此第三晶体管T3以及第四晶体管T4会导通。另一方面，由于第一控制信号EM具有低逻辑电平，因此第一晶体管T1会关断。并且，参考电压端VREF的电压电平为电压VH，因此第五晶体管T5会导通。此时，数据信号VDATA的电压电平为电压V0。

详细而言，于重置期间P1，电压VH将通过第四晶体管T4传送至第一电容C1的第一端(节点N1)，使得位于节点N1的电压电平实质等于电压VH。同时，数据信号VDATA的电压V0将通过第三晶体管T3传送至第一电容C1的第二端(节点N2)，使得节点N2的电压电平实质等于电压V0。如此一来，像素驱动电路100即完成重置操作。

接着，在补偿期间P2，由于第一控制信号EM以及第二控制信号SN具有高逻辑电平，并且第二晶体管T2的栅极端的电压电平仍为电压VH。因此第一晶体管T1、第二晶体管T2以及第三晶体管T3会导通。另一方面，由于第三控制信号RT具有低逻辑电平，第四晶体管T4会关断。并且，参考电压端VREF的电压电平为电压VH，因此第五晶体管T5会导通。此时，数据信号VDATA的电压电平为电压V0。

于补偿期间P2刚起始时，第二晶体管T2的栅极端与源极端的跨压(Vgs)为(VH-Vss)。并且，由于第一晶体管T1导通，第二晶体管T2可依据其栅极端与源极端的跨压(Vgs)提供第一驱动电流Id1给发光二极管L1。

一般而言，N型晶体管所能提供的驱动电流遵守以下公式：Id＝k(Vgs-Vth)²。其中，k为相关于第二晶体管T2的元件特性的一常数，Vth为第二晶体管T2的临界电压。

将上述第二晶体管T2的栅极端与源极端的跨压(Vgs)代入前述驱动电流的公式中，于补偿期间P2刚起始时，第一驱动电流Id1＝k((VH–Vss)-Vth)²。于补偿期间P2起始时像素驱动电路100将给予固定的输入电压(如数据电压Vdata被固定为V0)设定至第二晶体管T2的栅极端及源极端，理论上发光二极管L1亮度应该是一致的，实际应用中随着发光二极管L1工艺上的变异会造成实际显示亮度与预期亮度不符，或者是第二晶体管T2的老化所造成的临界电压Vth飘移，在更甚者是电路中的电压衰退使像素驱动电路100无法在预期的电压电平运行，故而，即便发光二极管L1在相同的电压设定下产生的亮度也可能不同。

值得注意的是，在本公开文件的实施例中，在补偿期间P2，第二晶体管T2提供第一驱动电流Id1给发光二极管L1，使发光二极管L1依据第一驱动电流Id的幅值发光以照射光敏开关S1，光敏开关S1用以产生对应于发光二极管L1的照射的光电流，并且通过光电流调整第二晶体管T2的栅极端的电压电平，以调整第二晶体管T2于之后的发光期间P4提供予发光二极管L1的第二驱动电流Id2，以补偿前述问题造成的电性、光学性质变异。

详细而言，于补偿期间P2，光敏开关S1产生对应于发光二极管L1的亮度的光电流，光电流使光敏开关S1导通，使数据信号VDATA的电压V0经由第五晶体管T5、光敏开关S1以及第三晶体管T3拉低第二晶体管T2的栅极端(节点N1)的电压VH，直到光敏开关S1截止。此时，节点N1的电压电平将会减少电压ΔV。亦即，第二晶体管T2的栅极端(节点N1)的电压电平实质上等于(VH-ΔV)。

于补偿期间P2完成时，节点N1的电压电平减少的电压ΔV会与光电流的大小呈正相关，并且光电流与发光二极管L1的亮度呈正相关。亦即，当发光二极管L1较亮，光敏开关S1所产生的光电流较大，节点N1的电压电平所减少的电压ΔV的值较大；当发光二极管L1较暗，光敏开关S1所产生的光电流较小，节点N1的电压电平所减少的电压ΔV的值较小。

接着，于写入期间P3，由于第二控制信号SN具有高逻辑电平，因此第三晶体管T3导通。另一方面，由于第一控制信号EM以及第三控制信号RT具有低逻辑电平，因此第一晶体管T1以及第四晶体管T4关断。并且，参考电压端VREF的电压电平为电压VL，因此第五晶体管T5关断。并且，参考电压端VREF的电压电平为电压VL，因此第五晶体管T5会关断。此时，数据信号VDATA的电压电平从前一个期间(补偿期间P2)的电压V0增加至电压Vdi。并且，第二系统电压端VSS的电压电平为电压Vss。

详细而言，由于第三晶体管T3于补偿期间P2以及写入期间P3导通，因此数据信号VDATA从补偿期间P2至写入期间P3增加的电压(Vdi-V0)可通过第三晶体管T3传输至节点N2，并且通过电容耦合的方式经由第一电容C1耦合至第二晶体管T2的栅极端(节点N1)，使节点N1的电压电平增加电压(Vdi-V0)。亦即，第二晶体管T2的栅极端(节点N1)的电压电平实质上等于(VH-V+(Vdi-V0))。并且，第二晶体管T2源极端(第二晶体管T2的第二端)的电压电平实质上等于(Vss+Vled)，其中电压Vled为发光二极管L1的导通电压。此时，第二晶体管T2的栅极端与源极端的跨压(Vgs)为(VH-V+(Vdi-V0)-Vled-Vss)。

接着，于发光期间P4，由于第一控制信号EM具有高逻辑电平，因此第一晶体管T1会导通。另一方面，由于第二控制信号SN以及第三控制信号RT具有低逻辑电平，因此第三晶体管T3以及第四晶体管T4会关断。并且，参考电压端VREF的电压电平为电压VL，因此第五晶体管T5会关断。

详细而言，由于第三晶体管T3、第四晶体管T4以及第五晶体管T5关断，第二晶体管T2的栅极端与源极端的跨压(Vgs)仍为(VH-ΔV+(Vdi-V0)-Vled-Vss)。并且，由于第一晶体管T1导通，第二晶体管T2可依据其栅极端与源极端的跨压(Vgs)提供第二驱动电流Id2给发光二极管L1。

将上述第二晶体管T2的栅极端与源极端的跨压(Vgs)代入前述驱动电流的公式中，第二驱动电流Id2＝k(VH-ΔV+(Vdi-V0)-Vss-Vled-Vth)²。

在显示面板中，无论是元件的光学、电性变异(例如，在一个显示面板中，不同的发光二极管的发光效率或正向电压可能会有一些差异、不同的晶体管的迁移率、临界电压、漏电流也可能会有一些差异)、或是电路的压降会造成显示面板中的发光二极管亮度不一致(例如，在显示面板中，有的发光二极管较亮，有的发光二极管较暗)，从而导致显示画面亮度不均。

因此，在本公开文件的实施例中，光敏开关S1于补偿期间P1产生对应于发光二极管L1的亮度的光电流所造成的电压ΔV可以补偿前述问题所造成的影响。举例而言，在显示面板中，若某些发光二极管L1于补偿期间P2的发光亮度较亮，光敏开关S1产生的光电流较大，造成电压ΔV较大，在发光期间P4的第二驱动电流Id2较小，使得发光二极管L1在发光期间P4的显示亮度较暗。若某些发光二极管L1于补偿期间P2的发光亮度较暗，光敏开关S1产生的光电流较小，造成电压ΔV较小，发光期间P4的第二驱动电流Id2较大，使得发光二极管L1在发光期间P4的显示亮度较亮。如此，在显示面板中影响发光二极管L1的发光亮度的问题得以被涵盖，以调整发光二极管L1于显示时的亮度。因此，显示画面的亮度不均得以改善。

图4为本公开一实施例的像素驱动电路200的电路架构图。如图4所示的实施例中，像素驱动电路200包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、光敏开关S1、第一电容C1、第二电容C2以及发光二极管L1。

与图1的实施例中像素驱动电路100相较，图4的实施例中像素驱动电路200不同之处在于，第一晶体管T1、第二晶体管T2以及发光二极管L1的耦接关系。更确切来说，在图4所示的像素驱动电路200中，发光二极管L1的第一端电性耦接第一系统电压端VDD，发光二极管L1的第二端电性耦接第二晶体管T2的第一端；第二晶体管T2的第二端电性耦接第一晶体管T1的第一端；第一晶体管T1的第二端电性耦接第二系统电压端VSS。于像素驱动电路200的其他细节连接关系与作动方式，大致相同于先前图1的实施例中像素驱动电路100，在此不另赘述。

于本公开的另一实施例中，亦可达到图1所示的实施例的技术效果，请参阅图5。图5为本公开一实施例的像素驱动电路300的电路架构图。如图5所示，像素驱动电路300包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、光敏开关S1、第一电容C1以及发光二极管L1。

在架构上，第一晶体管T1、第二晶体管T2以及发光二极管L1电性串联并且电性耦接第一系统电压端VDD以及第二系统电压端VSS之间。第一电容C1、光敏开关S1以及第五晶体管T5电性串联并且电性耦接节点N1以及参考电压端VREF之间。其中节点N1在第一电容C1与第二晶体管T2的栅极端的连接处。第四晶体管T4电性耦接节点N1以及参考电压端VREF之间。第三晶体管T3电性耦接节点N2。其中节点N2在第一电容C1与光敏开关S1的连接处。第二晶体管T2用以提供予发光二极管L1的驱动电流。

值得注意的是，于此实施例中，第二晶体管T2在不同的操作期间给予发光二极管L1不同大小的驱动电流。在本公开的实施例中，第二晶体管T2于补偿期间以及发光期间分别提供第一驱动电流Id1及第二驱动电流Id2给发光二极管L1。在补偿期间，第一驱动电流Id1用以使发光二极管L1发光以照射光敏开关S1，光敏开关S1响应于发光二极管L1的照射所产生的光电流用来调整第二晶体管T2栅极端的电压电平，使得第二晶体管T2在之后的发光期间可以提供调整过的第二驱动电流Id2给发光二极管L1。为了较佳的理解光敏开关S1于补偿阶段依据第一驱动电流Id1所产生的光电流如何调整于发光阶段提供予发光二极管L1的第二驱动电流Id2，将于后续实施例说明。

前述该些晶体管分别具有第一端、第二端以及栅极端(Gate)。当其中一晶体管的第一端为漏极端时(源极端)，该晶体管的第二端则为源极端(漏极端)。另外，前述电容亦分别具有第一端以及第二端。

详细而言，发光二极管L1的第一端电性耦接第一系统电压端VDD，发光二极管L1的第二端电性耦接第一晶体管T1的第一端。第一晶体管T1的第二端电性耦接第二晶体管T2的第一端，第一晶体管T1的栅极端用以接收第一控制信号EM。第二晶体管T2的第二端电性耦接第二系统电压端VSS，第二晶体管T2的栅极端电性耦接第四晶体管T4的第一端以及第一电容C1的第二端。

第五晶体管T5的第一端电性耦接参考电压端VREF，第五晶体管T5的第二端电性耦接光敏开关S1的第一端，第五晶体管T5的栅极端用以接收第三控制信号RT。光敏开关S1的第二端电性耦接其栅极端、第一电容C1的第一端以及第三晶体管T3的第二端。第四晶体管T4的第二端电性耦接参考电压端VREF，第四晶体管T4的栅极端用以接收第三控制信号RT。第三晶体管T3的第一端用以接收数据信号VDATA，第三晶体管T3的栅极端用以接收第二控制信号SN。

图6A为依据一实施例，图5中的像素驱动电路300在重置期间以及补偿期间的控制信号及数据信号时序图。图6B为依据一实施例，图5中的像素驱动电路300在写入期间以及发光期间的控制信号及数据信号时序图。如图6A以及图6B所示，在像素驱动电路300的控制时序中的一个显示周期可分为四个期间，期分别为重置期间P1、补偿期间P2、写入期间P3以及发光期间P4。需特别说明的是，图6A以及图6B中的该些期间的时间长度仅用以示例，并非用以限制本公开文件。

详细而言，第一控制信号EM在重置期间P1以及写入期间P3具有第一逻辑电平V1(例如：低逻辑电平)；第一控制信号EM在补偿期间P2以及发光期间P4具有第二逻辑电平V2(例如：高逻辑电平)。第二控制信号SN在重置期间P1以及写入期间P3由第一逻辑电平V1切换为第二逻辑电平V2，接着再由第二逻辑电平V2切换为第一逻辑电平V1；第二控制信号SN在补偿期间P2以及发光期间P4具有第一逻辑电平V1。第三控制信号RT在重置期间P1以及补偿期间P2具有第二逻辑电平V2；第三控制信号RT在写入期间P3以及发光期间P4具有第一逻辑电平V1。

并且，于图5所示的实施例中，参考电压端VREF的电压电平等于电压VH。数据信号VDATA在重置期间P1以及补偿期间P2的电压电平等于电压V0，数据信号VDATA在写入期间P3以及发光期间P4的电压电平等于电压Vdi。

为使像素驱动电路300的整体操作更加清楚易懂，以下请一并参考第5～7D图。图7A为图5中的像素驱动电路300在重置期间P1中的电路状态图。图7B为图5中的像素驱动电路300在补偿期间P2中的电路状态图。图7C为图5中的像素驱动电路300在写入期间P3中的电路状态图。图7D为图5中的像素驱动电路300在发光期间P4中的电路状态图。

在重置期间P1，由于第二控制信号SN以及第三控制信号RT具有高逻辑电平，因此第三晶体管T3、第四晶体管T4以及第五晶体管T5会导通。另一方面，由于第一控制信号EM具有低逻辑电平，因此第一晶体管T1会关断。此时，数据信号VDATA的电压电平为V0。

详细而言，于重置期间P1，参考电压端VREF的电压VH将通过第四晶体管T4传送至第一电容C1的第二端(节点N1)，使得位于节点N1的电压电平实质等于电压VH。同时，数据信号VDATA的电压V0将通过第三晶体管T3传送至第一电容C1的第一端(节点N2)，使节点N2的电压电平实质等于电压V0。如此一来，像素驱动电路300即完成重置操作。

接着，在补偿期间P2，由于第一控制信号EM以及第三控制信号RT具有高逻辑电平，因此第一晶体管T1、第四晶体管T4以及第五晶体管T5会导通。另一方面，由于第二控制信号SN具有低逻辑电平，第三晶体管T3会关断。此时，参考电压端VREF的电压电平为电压VH，并且数据信号VDATA的电压电平为电压V0。

参考电压端VREF的电压VH经由第四晶体管T4传送至第二晶体管T2的栅极端(节点N1)，使得节点N1的电压电平实质等于电压VH。由于节点N1的第电压电平为电压VH，第二晶体管T2会导通。

于补偿期间P2刚起始时，第二晶体管T2的栅极端与源极端的跨压(Vgs)为(VH-Vss)。并且，由于第一晶体管T1导通，第二晶体管T2可依据其栅极端与源极端的跨压(Vgs)提供第一驱动电流Id1给发光二极管L1。

一般而言，N型晶体管所能提供的驱动电流Id遵守以下公式：Id＝k(Vgs-Vth)²。其中，k为相关于第二晶体管T2的元件特性的一常数，Vth为第二晶体管T2的临界电压。

将上述第二晶体管T2的栅极端与源极端的跨压(Vgs)代入上述驱动电流的公式中，于补偿期间P2刚起始时，第一驱动电流Id1＝k((VH-Vss)-Vth)²。

在补偿期间P2，第二晶体管T2提供第一驱动电流Id1给发光二极管L1，使发光二极管L1依据第一驱动电流Id的幅值照射光敏开关S1，光敏开关S1用以产生对应于发光二极管T2的照射的光电流，并且通过光电流调整第二晶体管T2的栅极端的电压电平，以调整第二晶体管T2于之后的发光期间P4提供予发光二极管L1的第二驱动电流Id2，以补偿像素驱动电路300以及其中元件的电性、光学性质变异。

详细而言，于补偿期间P2，光敏开关S1产生对应于发光二极管L1的亮度的光电流，光电流对第一电容C1的第一端(节点N2)造成累积电荷，使节点N2的电压电平增加ΔV。亦即，第一电容C1的第一端(节点N2)的电压电平实质上等于电压(V0+ΔV)。

于补偿期间P2完成时，节点N1的电压电平增加的电压ΔV会与光电流的大小呈正相关，并且光电流与发光二极管L1的亮度呈正相关。亦即，当发光二极管L1较亮，光敏开关S1所产生的光电流较大，节点N1的电压电平所增加的电压ΔV的值较大；当发光二极管L1较暗，光敏开关S1所产生的光电流较小，节点N1的电压电平所增加的电压ΔV的值较小。

接着，于写入期间P3，由于第二控制信号SN具有高逻辑电平，因此第三晶体管T3会导通。另一方面，由于第一控制信号EM以及第三控制信号RT具有低逻辑电平，因此第一晶体管T1、第四晶体管T4以及第五晶体管T5会关断。此时，数据信号VDATA的电压电平从前一个期间(补偿期间P2)的电压V0增加至电压Vdi。并且，第二系统电压端VSS的电压电平为电压Vss。

详细而言，由于第三晶体管T3于写入期间P3导通，因此第一电容C1的第一端增加的电压(Vdi-(V0+ΔV))通过电容耦合的方式经由第一电容C1耦合至第二晶体管T2的栅极端(节点N1)，使节点N1的电压电平增加电压(Vdi-(V0+ΔV))。亦即，节点N1的电压电平实质上等于(VH+Vdi-(V0+ΔV))。此时，第二晶体管T2的栅极端与源极端的跨压(Vgs)为(VH+Vdi-(V0+ΔV)-Vss)。

接着，于发光期间P4，由于第一控制信号EM具有高逻辑电平，因此第一晶体管T1会导通。另一方面，由于第二控制信号SN以及第三控制信号RT具有低逻辑为准，因此第三晶体管T3、第四晶体管T4以及第五晶体管T5会关断。

详细而言，由于第三晶体管T3、第四晶体管T4以及第五晶体管T5关断，第二晶体管T2的栅极端与源极端的跨压(Vgs)仍为(VH+Vdi-(V0+ΔV)-Vss)。并且，由于第一晶体管T1导通，第二晶体管T2可依据其栅极端与源极端的跨压(Vgs)提供第二驱动电流Id2给发光二极管L1。

将上述第二晶体管T2的栅极端与源极端的跨压(Vgs)代入前述驱动电流的公式中，第二驱动电流Id2＝k(VH+Vdi-(V0+ΔV)-Vss)²。

在显示面板中，若某些发光二极管L1于补偿期间P2的发光亮度较亮，光敏开关S1产生的光电流较大，造成电压ΔV较大，在发光期间P4的第二驱动电流Id2较小，使得发光二极管L1在发光期间P4的显示亮度较暗。若某些发光二极管L1于补偿期间P2的发光亮度较暗，光敏开关S1产生的光电流较小，造成电压ΔV较小，发光期间P4的第二驱动电流Id2较大，使得发光二极管L1在发光期间P4的显示亮度较亮。如此，在显示面板中影响发光二极管L1的发光亮度的问题得以被涵盖，以调整发光二极管L1于显示时的亮度。因此，显示画面的亮度不均得以改善。

图8为本公开一实施例的像素驱动电路400的电路架构图。如图8所示的实施例中，像素驱动电路400包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、光敏开关S1、第一电容C1以及发光二极管L1。

与图5的实施例中像素驱动电路300相较，图8的实施例中像素驱动电路400不同之处在于，没有参考电压端VREF。更确切来说，在图8所示的像素驱动电路400中，第五晶体管T5的第一端电性耦接第一系统电压端VDD，并且第四晶体管T4的第二端电性耦接第二系统电压端VSS。在像素驱动电路300的实施例中，第二驱动电流Id2＝k(VH+Vdi-(V0+ΔV)-Vss)²，在其中的电压VH是由参考电压端VREF的电压VH经由第四晶体管T4传送至第二晶体管T2的栅极端而导致。因此在像素驱动电路600的实施例中，将电压VH以第二系统电压端VSS的电压Vss代入前述的第二驱动电流Id2的公式，使得第二驱动电流Id2＝k(Vss+Vdi-(V0+ΔV)-Vss)²。亦即，在像素驱动电路600的实施例中，第二驱动电流Id2＝k(Vdi-(V0+ΔV))²。于像素驱动电路400的其他细节连接关系与作动方式，大致相同于先前图5的实施例中像素驱动电路300，在此不另赘述。

图9为本公开一实施例的像素驱动电路500的电路架构图。如图9所示的实施例中，像素驱动电路500包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、光敏开关S1、第一电容C1以及发光二极管L1。

与图5的实施例中像素驱动电路300相较，图9的实施例中像素驱动电路500不同之处在于，光敏开关S1以及第五晶体管T5的耦接关系。更确切来说，在图9所示的像素驱动电路500中，光敏开关S1的第一端电性耦接参考电压端VREF，光敏开关S1的二端电性耦接第五晶体管T5，第五晶体管T5的二端电性耦接第一电容C1的第一端(节点N2)。于像素驱动电路400的其他细节连接关系与作动方式，大致相同于先前图5的实施例中像素驱动电路300，在此不另赘述。

图10为本公开一实施例的像素驱动电路600的电路架构图。如图10所示的实施例中，像素驱动电路600包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、光敏开关S1、第一电容C1以及发光二极管L1。

与图9的实施例中像素驱动电路500相较，图10的实施例中像素驱动电路600不同之处在于，没有参考电压端VREF。更确切来说，在图10所示的像素驱动电路600中，第五晶体管T5的第一端电性耦接第一系统电压端VDD，并且第四晶体管T4的第二端电性耦接第二系统电压端VSS。在像素驱动电路500的实施例中，第二驱动电流Id2＝k(VH+Vdi-(V0+ΔV)-Vss)²，在其中的电压VH是由参考电压端VREF的电压VH经由第四晶体管T4传送至第二晶体管T2的栅极端而导致。因此在像素驱动电路600的实施例中，将电压VH以第二系统电压端VSS的电压Vss代入前述的第二驱动电流Id2的公式，使得第二驱动电流Id2＝k(Vss+Vdi-(V0+ΔV)-Vss)²。亦即，在像素驱动电路600的实施例中，第二驱动电流Id2＝k(Vdi-(V0+ΔV))²。于像素驱动电路600的其他细节连接关系与作动方式，大致相同于先前图9的实施例中像素驱动电路500，在此不另赘述。

前述该些晶体管T1～T5是以N型金属氧化物半导体场效晶体管(N-type MOSFET,NMOS)开关作为举例说明，但本公开文件并不以此为限。于另一实施例中，本领域现有技艺人士可将上述该些晶体管T1～T5替换为P型金属氧化物半导体场效晶体管(P-typeMOSFET,PMOS)开关、C型金属氧化物半导体场效晶体管(C-type MOSFET,CMOS)开关或其他相似的开关元件，并对系统电压(例如，第一系统电压端VDD及第二系统电压端VSS)、控制信号(例如，第一控制信号EM、第二控制信号SN、第三控制信号RT)、数据信号VDATA以及参考电压端VREF的逻辑电平相对应地调整，也可以达到与本实施例相同的功能。

综上所述，本公开的像素驱动电路藉第二晶体管T2于补偿期间P2提供第一驱动电流Id1给发光二极管L1，使发光二极管L1照射光敏开关S1，光敏开关S1响应于发光二极管L1的照射产生光电流，以通过光电流调整第二晶体管T2于之后的发光期间P4提供给发光二极管L1的第二驱动电流Id2的大小，以改善显示画面的亮度不均。

虽然本公开已以实施方式公开如上，然其并非用以限定本公开，任何本领域通具通常知识者，在不脱离本公开的构思和范围内，当可作各种的变动与润饰，因此本公开的保护范围当视权利要求所界定者为准。

Claims (15)

1.一种像素驱动电路，包含：

一发光二极管；

一第一晶体管；

一第二晶体管，其中该第一晶体管、该第二晶体管以及该发光二极管电性串连且电性耦接于一第一系统电压端以及以一第二系统电压端之间；

一第一电容，其第一端电性耦接该第二晶体管的栅极端；

一第二电容，其第一端电性耦接该第一电容的第二端，其第二端电性耦接该第二系统电压端；

一第三晶体管，其第一端用以接收一数据信号，其第二端电性耦接该第一电容的第二端；

一第四晶体管，其第一端电性耦接一参考电压端，其第二端电性耦接该第二晶体管的栅极端；

一第五晶体管，其第一端电性耦接该第四晶体管的第二端，其栅极端电性耦接该参考电压端；以及

一光敏开关，其第一端电性耦接该第五晶体管的第二端，其第二端电性耦接该第一电容的第二端，

其中于一补偿期间该第二晶体管提供一第一驱动电流使该发光二极管照射该光敏开关，该光敏开关用以产生对应于该发光二极管的照射的一光电流，其中通过该光电流调整该第二晶体管的栅极端的电压电平，进而调整该第二晶体管在一发光期间提供给该发光二极管的一第二驱动电流。

2.如权利要求1所述的像素驱动电路，其中该第一晶体管的第一端电性耦接该第一系统电压端，该第一晶体管的第二端电性耦接该第二晶体管的第一端，该第二晶体管的第二端电性耦接该发光二极管的第一端，该发光二极管的第二端电性耦接该第二系统电压端。

3.如权利要求1所述的像素驱动电路，其中该发光二极管的第一端电性耦接该第一系统电压端，该发光二极管的第二端电性耦接该第二晶体管的第一端，该第二晶体管的第二端电性耦接该第一晶体管的第一端，该第一晶体管的第二端电性耦接该第二系统电压端。

4.如权利要求1所述的像素驱动电路，其中：

该第一晶体管的栅极端用以接收一第一控制信号；

该第三晶体管的栅极端用以接收一第二控制信号；

该第四晶体管的栅极端用以接收一第三控制信号；

该像素驱动电路是按序操作于一重置期间、一补偿期间、一写入期间及一发光期间；

于该重置期间内，该第一控制信号具有一第一逻辑电平，该第二控制信号以及该第三控制信号具有一第二逻辑电平；

于该补偿期间内，该第三控制信号具有该第一逻辑电平，该第一控制信号以及该第二控制信号具有该第二逻辑电平；

于该写入期间内，该第一控制信号以及该第三控制信号具有该第一逻辑电平，该第二控制信号具有该第二逻辑电平；以及

于该发光期间内，该第二控制信号以及该第三控制信号具有该第一逻辑电平，该第一控制信号具有该第二逻辑电平。

5.如权利要求1所述的像素驱动电路，其中该像素驱动电路是按序操作于一重置期间、一补偿期间、一写入期间及一发光期间，其中：

于该重置期间内，该第三晶体管、该第四晶体管以及该第五晶体管导通，该第一晶体管关闭；

于该补偿期间内，该第一晶体管、该第三晶体管以及该第五晶体管导通，该第四晶体管关闭；

于该写入期间内，该第三晶体管导通，该第一晶体管、该第四晶体管以及该第五晶体管关闭；以及

于该发光期间内，该第一晶体管导通，该第三晶体管、该第四晶体管以及该第五晶体管关闭。

6.如权利要求1所述的像素驱动电路，还包含一遮光层，用以遮盖该第一、该第二、该第三、该第四以及该第五晶体管。

7.如权利要求1所述的像素驱动电路，其中该光敏开关为晶体管，使该光敏开关具有第一端、第二端以及栅极端，其中该光敏开关的栅极端电性耦接该光敏开关的第二端。

8.一种像素驱动电路，包含：

一发光二极管，其第一端电性耦接一第一系统电压端；

一第一晶体管，其第一端电性耦接该发光二极管的第二端；

一第二晶体管，其第一端电性耦接该第一晶体管的第二端，其第二端电性耦接一第二系统电压端；

一第三晶体管，其第一端用以接收一数据信号；

一电容，其第一端电性耦接该第三晶体管的第二端，其第二端电性耦接该第二晶体管的栅极端；

一第四晶体管，其第一端电性耦接于该电容的第二端；

一第五晶体管；以及

一光敏开关，其中该第五晶体管以及该光敏开关串联并且该第五晶体管以及该光敏开关中的一者电性耦接该电容的第一端，

其中于一补偿期间该第二晶体管提供一第一驱动电流使该发光二极管照射该光敏开关，该光敏开关用以产生对应于该发光二极管的照射的一光电流，其中通过该光电流调整该第二晶体管的栅极端的电压电平，进而调整该第二晶体管在一发光期间提供给该发光二极管的一第二驱动电流。

9.如权利要求8所述的像素驱动电路，其中该第五晶体管的第一端电性耦接一参考电压端，该第五晶体管的第二端电性耦接该光敏开关的第一端，该光敏开关的第二端电性耦接该电容的第一端，该第四晶体管的第二端电性耦接该参考电压端。

10.如权利要求8所述的像素驱动电路，其中该第五晶体管的第一端电性耦接该第一系统电压端，该第五晶体管的第二端电性耦接该光敏开关的第一端，该光敏开关的第二端电性耦接该电容的第一端，该第四晶体管的第二端电性耦接该第二系统电压端。

11.如权利要求8所述的像素驱动电路，其中该光敏开关的第一端电性耦接一参考电压端，该光敏开关的第二端电性耦接该第五晶体管的第一端，该第五晶体管的第二端电性耦接该电容的第一端，该第四晶体管的第二端电性耦接该参考电压端。

12.如权利要求8所述的像素驱动电路，其中该光敏开关的第一端电性耦接该第一系统电压端，该光敏开关的第二端电性耦接该第五晶体管的第一端，该第五晶体管的第二端电性耦接该电容的第一端，该第四晶体管的第二端电性耦接该第二系统电压端。

13.如权利要求8所述的像素驱动电路，其中该光敏开关为晶体管，使该光敏开关具有第一端、第二端以及栅极端，其中该光敏开关的栅极端电性耦接该光敏开关的第二端。

14.如权利要求8所述的像素驱动电路，其中该像素驱动电路是按序操作于一重置期间、一补偿期间、一写入期间及一发光期间，其中：

于该重置期间内，该第三晶体管导通、该第四晶体管以及该第五晶体管导通，该第一晶体管关闭；

于该补偿期间内，该第一晶体管、该第四晶体管以及该第五晶体管导通，该第三晶体管关闭；

于该写入期间内，该第三晶体管导通，该第一晶体管、该第四晶体管以及该第五晶体管关闭；以及

于该发光期间内，该第一晶体管导通，该第三晶体管、该第四晶体管以及该第五晶体管关闭。

15.如权利要求8所述的像素驱动电路，还包含一遮光层，用以遮盖该第一、该第二、该第三、该第四以及该第五晶体管。

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