CN112614803B - 一种集成电路的制备方法 - Google Patents

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Abstract

本发明公开一种集成电路的制备方法，其至少包括以下步骤：提供一光罩，光罩的边缘区域处设有多个第一对位标记和多个第二对位标记；通过光罩在晶圆衬底的切割道区域内形成多个第一对位标记和多个第二对位标记图案；利用多个第一对位标记使光罩与所述机台对准；在晶圆衬底上形成多层薄膜层；在多层薄膜层上设置光罩，通过光罩在晶圆衬底的切割道区域内形成多个第一对位标记和多个第二对位标记图案；在多层薄膜层上形成第一电极层，第一电极层通过多个第二对位标记进行对准；在第一电极层上形成第二电极层，第二电极层通过多个第二对位标记进行对准。本发明可改善半导体制程中每一对位层均需设计一道光罩，造成成本资源浪费的问题。

Description

一种集成电路的制备方法
技术领域
本发明属于半导体集成电路技术领域，特别是涉及一种半导体集成电路的制备方法。
背景技术
集成电路设计与半导体工艺制造之间的接口是版图。集成电路的版图就是对应于晶圆片上电路元器件结构的几何图形组合，只不过这些几何图形是由不同层的图形组合而成。集成电路制造商将设计工程师设计的版图的图形转移到晶圆片上，需要制作一套相应的光刻掩模版即光罩。制版的目的就是产生一套分层的版图光刻掩模版，为将来进行图形转移(光刻和刻蚀)做准备。为保证集成电路的质量，不同层之间需要保证套刻对位精度，故不同层之间设有对位层，在对位层上需要形成有效图形，以供不同层之间对位使用。目前现有技术中，每一个对位层都要对应制作一个光罩，由于光罩成本较高，造成了成本资源的浪费。
发明内容
本发明的目的在于提供一种集成电路的制备方法，解决了半导体制程中每一对位层均需设计一道光罩，造成成本资源浪费的问题。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种集成电路的制备方法，其至少包括以下步骤：
提供一机台；
在所述机台的台面上放置一晶圆衬底；
提供一光罩，所述光罩的边缘区域处设有多个第一对位标记图案、多个第二对位标记图案，所述第一对位标记图案及所述第二对位标记图案的外框呈相同或不同形状；通过所述光罩在所述晶圆衬底的对应切割道区域的位置形成多个与每个所述第一对位标记图案对应的第三对位标记图案及与每个所述第二对位标记图案对应的第四对位标记图案；
平坦化去除所述多个第三对位标记图案之外的其他对位标记图案；
利用所述多个第三对位标记使所述光罩与所述机台对准；
在所述晶圆衬底上形成多层薄膜层；
在所述多层薄膜层上设置所述光罩，通过所述光罩在所述晶圆衬底的对应的切割道区域的位置形成多个所述第三对位标记图案及多个所述第四对位标记图案；
在所述多层薄膜层上形成第一电极层，所述第一电极层通过所述多个第四对位标记图案进行对准；
在所述第一电极层上形成第二电极层，所述第二电极层通过所述多个第四对位标记图案进行对准。
在本发明的一个实施例中，所述晶圆衬底上还包括芯片区域，所述切割道区域设置在所述芯片区域的外围。
在本发明的一个实施例中，所述第一对位标记图案及所述第二对位标记图案的面积不相同。
在本发明的一个实施例中，所述第一对位标记图案及所述第二对位标记图案的透光度不相同。
在本发明的一个实施例中，所述第三对位标记图案及所述第四对位标记图案的边缘设为凸起。
在本发明的一个实施例中，所述光罩中的任一所述第一对位标记图案与任一所述第二对位标记图案不重叠。
在本发明的一个实施例中，所述切割道区域的宽度为60-80μm。
在本发明的一个实施例中，在所述晶圆衬底的切割道区域内形成图案的方法包括：
在所述晶圆衬底上形成光刻胶层；
对具有所述光刻胶层的所述晶圆衬底进行曝光，在所述光刻胶层上形成与所述多个第一对位标记图案对应的第一图案和与所述多个第二对位标记图案对应的第二图案；
对所述晶圆衬底进行刻蚀，在所述晶圆衬底上形成与所述多个第一对位标记图案对应的所述多个第三对位标记图案和与所述多个第二对位标记图案对应的所述第四对位标记图案。
在本发明的一个实施例中，所述芯片区域对应的每一侧切割道区域内至少包括一个第三对位标记图案和一个第四对位标记图案。
在本发明的一个实施例中，所述第一对位标记图案和所述第二对位标记图案中包括多组沿第一方向和沿第二方向平行排列的条状标记，且所述第一方向和所述第二方向相垂直。
本发明通过合并基准对位层光罩和电极板对位层光罩为一道可通用的光罩，使用通用的光罩可以在不增加成本的前提下，达到现有方案同样的效果，本申请可应用至所有集成电路相关产品的设计，实施后可以在原有基础上节省至少一道光罩，达到降低成本的目的。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种集成电路的制备方法的方法流程图；
图2为本发明一实施例中晶圆衬底的俯视结构示意图；
图3为本发明一实施例中晶圆衬底的俯视结构示意图；
图4为图1中对应步骤S1至步骤S5的结构示意图；
图5为图1中对应步骤S6至步骤S7的结构示意图；
图6为图1中对应步骤S8至步骤S9的结构示意图。
附图标记
机台1、晶圆衬底2、光罩3、第三对位标记图案4、第四对位标记图案5、切割道区域6、多层薄膜层7、第一电极层8、第二电极层9，芯片区域10，光刻胶层12。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
光刻技术是大规模集成电路制造技术的基础，其很大程度上决定了集成电路的集成度。所谓光刻是通过曝光将掩模板即光罩上的图案转印到涂有光刻胶的晶片上，显影后光罩上的图案出现在晶片上。在集成电路的制造过程中，通常需要在晶片上曝光几层乃至几十层的掩模图案来形成完整的电路结构。每次光刻在曝光前都需要将用于该次光刻的光罩与晶片上已曝光的第一层图案或者前一层或几层的图案精确对准。光刻的套准精度控制决定了集成电路的复杂度和功能密度。因此不同层图案之间需要保证套刻对位精度，例如针对第一次光罩与机台的对位，上、下电极层的对位等都需要分别设计用来对位的光罩，因此，整个光刻工艺中需要多道光罩，而光罩的成本又较高，因此造成了成本资源的浪费。
请参阅图1，本发明提供一种集成电路的制备方法，其至少包括以下步骤：
S1.提供一机台1；
S2.在所述机台1的台面上放置一晶圆衬底2；
S3.提供一光罩3，所述光罩3的边缘区域处设有多个第一对位标记图案、多个第二对位标记图案，所述第一对位标记图案及所述第二对位标记图案的外框呈相同或不同形状；通过所述光罩3在所述晶圆衬底2的对应切割道区域6的位置形成多个与每个所述第一对位标记图案对应的第三对位标记图案4及与每个所述第二对位标记图案对应的第四对位标记图案5；
S4.平坦化去除所述多个第三对位标记图案4之外的其他对位标记图案；
S5.利用所述多个第三对位标记图案4使所述光罩3与所述机台1对准；
S6.在所述晶圆衬底2上形成多层薄膜层7；
S7.在所述多层薄膜层7上设置所述光罩3，通过所述光罩3在所述晶圆衬底2的对应的切割道区域6的位置形成多个所述第三对位标记图案4及多个所述第四对位标记图案5；
S8.在所述多层薄膜层7上形成第一电极层8，所述第一电极层8通过所述多个第四对位标记图案5进行对准；
S9.在所述第一电极层8上形成第二电极层9，所述第二电极层9通过所述多个第四对位标记图案进行对准。
请参阅图1，在步骤S1中，提供一机台1，所述机台1为光刻机，所述光刻机可以为光学光刻机，也可以为非光学光刻机，更具体的，所选用光刻机可以为接触式光刻机、接近式光刻机，投影式光刻机、扫描投影式光刻机以及步进扫描投影光刻机，还可以为电子束光刻机、X射线光刻机和离子束光刻机，本申请中不做具体限定。
请参阅图1，在步骤S2中，在所述机台1的台面上放置一晶圆衬底2，所述晶圆衬底2的材料可以包括但不仅限于单晶或多晶半导体材料，晶圆衬底2还可以包括本征单晶硅晶圆衬底2或掺杂的硅晶圆衬底2。该晶圆衬底2包括第一掺杂类型的晶圆衬底2，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅以所述第一掺杂类型为P型作为示例，即本实施例中，所述晶圆衬底2仅以P型晶圆衬底2作为示例，例如为P型硅晶圆衬底2。在一些实施例中，晶圆衬底2还可以为单晶硅晶圆衬底2，Ge晶圆衬底2，SiGe晶圆衬底2，绝缘体上硅(Silion On Insulation，SOI)或任意组合，根据器件的实际需求，可以选择合适的半导体材料作为晶圆衬底2，在此不作限定。在一些实施例中，晶圆衬底2还可以由化合物半导体材料组成，该化合物半导体材料例如为III-V族半导体材料或II-VI族半导体材料。
请参阅图2至图5，在步骤S3至步骤S5中，提供一光罩3，所述光罩3的边缘区域处设有多个第一对位标记图案、多个第二对位标记图案，所述第一对位标记图案及所述第二对位标记图案的外框呈相同或不同形状，例如有的呈圆形，有的呈方形。在其他一些实施例中，所述第一对位标记图案及所述第二对位标记图案的面积不相同，所述第一对位标记图案及所述第二对位标记图案的透光度不相同，所述第一对位标记图案自身各区域及所述第二对位标记图案的自身各区域的透光度也不相同；通过所述光罩3在所述晶圆衬底2的切割道区域6内形成与每个所述第一对位标记图案对应的第三对位标记图案4及与每个所述第二对位标记图案对应的第四对位标记图案5；通过第一对位标记图案自身各区域及第二对位标记图案的自身各区域的透光度不相同，例如中间区域100％透光，边缘区域50％透光，可以实现所述第三对位标记图案及所述第四对位标记图案的边缘为凸起形状，使其在观察时便于识别。平坦化去除所述多个第三对位标记图案4之外的其他对位标记图案。其中所述光罩3中的任一第一对位标记图案与任一第二对位标记图案不重叠。其中所述切割道区域6的宽度为60-80μm。所述晶圆衬底2上包括芯片区域10及围绕所述芯片区域10的外围区域，所述外围区域即对应所述切割道区域6，所述晶圆衬底2上的芯片区域10可以呈阵列式排布，每个所述芯片区域10的外围均围绕一个外围区域，一个所述芯片区域10对应一个所述外围区域，所述晶圆衬底2上一个所述芯片区域10及其对应的所述外围区域的面积之和与本实施例中所述光罩3的面积相等。本实施例中，所述光罩3的边缘区域设有多个第一对位标记图案和多个第二对位标记图案，在其他实施例中，所述光罩3的边缘区域还可以设有其他多种类型的对位标记图案，用于层与层之间的对准。本实施例中，所述光罩3是通过下述方法制得的，首先提供一光罩3基板，所述基板材料可以为透光性好的石英玻璃或苏打玻璃，本实施例中，以石英玻璃作为基板为例，在所述基板上覆盖铬薄膜层作为遮光层。之所以选用含铬材料作为遮光材料层，主要是由于铬不但可以镀出均一的厚度，同时还能在蚀刻过程中加工出精细的线路，实现高分辨率的目标，而且铬本身是一种无毒无污染的元素，使制作工艺符合环保的标准。然后再在铬薄膜层上涂敷光刻胶进行曝光，去除多余部分光刻胶，对铬薄膜层进行刻蚀工艺，保留多个第一对位标记图案和多个第二对位标记图案的图案，再去除光刻胶后，获得本发明所述光罩3。将所述光罩3上的多个第一对位标记图案和多个第二对位标记图案进行图形转移至晶圆衬底2上形成与每个所述第一对位标记图案对应的第三对位标记图案4及与每个所述第二对位标记图案对应的第四对位标记图案5，利用所述多个第三对位标记图案4使所述光罩3与所述机台1对准。具体的，在所述晶圆衬底2上涂敷一层光刻胶层12，所述光刻胶层12可以是正胶也可以是负胶，再在光刻胶层12上设置所述光罩3，所述光罩3上包括多个第一对位标记图案和多个第二对位标记图案。对涂有光刻胶层12的晶圆衬底2进行曝光，光刻胶层12感光后其特性发生改变，正胶的感光部分变得容易溶解，而负胶则相反。然后对晶圆衬底2进行显影，正胶经过显影后被溶解，只留下未受光照的部分形成第一对位层，所述第一对位层包括多个与第一对位标记图案和多个第二对位标记图案对应的图案，若是采用负胶，则受到光照的部分会变得不易溶解，经过显影后，留下光照部分形成第一对位层，所述第一对位层包括与多个第一对位标记图案和多个第二对位标记图案对应的图案。之后再对晶圆衬底2进行刻蚀，在晶圆衬底2上对应切割道区域6内形成与每个所述第一对位标记图案对应的第三对位标记图案4及与每个所述第二对位标记图案对应的第四对位标记图案5，最后再去掉剩余光刻胶。平坦化去除所述多个第三对位标记图案4之外的其他对位标记图案，使其不影响后续制程，利用所述多个第三对位标记图案4使所述光罩3与所述机台1对准。本实施例中，所述晶圆衬底2的芯片区域10对应的每一侧切割道区域6内至少包括一个第三对位标记图案4和一个第四对位标记图案5，且相邻所述第三对位标记图案4与所述第四对位标记图案5之间的间距例如为10-70μm。所述第三对位标记图案4和第四对位标记图案5中包括多组沿第一方向和沿第二方向平行排列的条状标记，且所述第一方向和所述第二方向相垂直。所述第一对位标记图案及所述第二对位标记图案的透光度不相同，例如第一对位标记图案为全透光，第二对位标记图案为半透光，最终所获得的第三对位标记图案4和第四对位标记图案5不相同。
请参阅图4及图5，在步骤S6中，在所述晶圆衬底2上形成多层薄膜层7，具体的，所述多层薄膜层7可以为在晶圆衬底2表面上生长的数层材质不同，厚度不同的膜层，其中可以包括导电膜层也可以包括绝缘膜层。在制作所述多层薄膜层7的工艺中可以包括但不限于氧化工艺、淀积工艺、光刻工艺、刻蚀工艺、扩散工艺及离子注入工艺等。具体的，例如可以通过氧化工艺和/或淀积工艺在所述晶圆衬底2上生长集成电路所需的各种材料的薄膜，还可以通过光刻工艺和刻蚀工艺在晶圆衬底2上获得组成集成电路的半导体、导体以及各种不同层上的隔离材料的集合，将这些结构以图形的形式制作在各层光罩3上，然后再通过图形转换工艺将图形转移到晶圆衬底2上。在制作所述多层薄膜层7的工艺中还可以将各种杂质按照设计要求掺杂到晶圆衬底2的特定位置上，形成源漏端等。本实施例中，不限于上述单项工艺的单独、重复及组合使用。
请参阅图4及图5，在步骤S7中，在所述多层薄膜层7上设置所述光罩3，通过所述光罩3在所述晶圆衬底2的切割道区域6内形成多个第三对位标记图案4和多个第四对位标记图案5，具体的，在所述多层薄膜层7上同样放置步骤S3中所使用的光罩3，而无需再重新制作新的光罩3，具体的，在所述多层薄膜层7上涂敷一层光刻胶，所述光刻胶可以是正胶也可以是负胶，再在光刻胶层12上设置所述光罩3，所述光罩3上包括多个第一对位标记图案和多个第二对位标记图案。对光刻胶层12进行曝光，光刻胶感光后其特性发生改变，正胶的感光部分变得容易溶解，而负胶则相反。然后进行显影，正胶经过显影后被溶解，只留下未受光照的部分形成与多个第一对位标记图案和多个第二对位标记图案对应的图案，即获得第二对位层，若是采用负胶，则受到光照的部分会变得不易溶解，经过显影后，留下光照部分形成与多个第一对位标记图案和多个第二对位标记图案对应的图案。之后再沿着垂直方向向下进行刻蚀直至晶圆衬底2，在晶圆衬底2上对应切割道区域6内形成多个第三对位标记图案4和多个第四对位标记图案5，最后再去掉剩余光刻胶，平坦化除了第四对位标记图案5之外的其他对位标记图案。
请参阅图6，在步骤S8中，在所述多层薄膜层7上形成第一电极层8，具体的，可以通过淀积工艺形成第一电极层8，所述第一电极层8例如可以包括铜、铝等导电金属。在第一电极层8边缘对应切割道的位置设置多个第一参考对位标记图案，利用第一参考对位标记图案与步骤S6中在晶圆衬底2上形成的多个第四对位标记图案5进行对位，继而实现第一电极层8的对准，其中由于第四对位标记图案5在芯片区域10以外，因此不会对芯片造成影响。
请参阅图6，在步骤S9中，在所述第一电极层8上形成第二电极层9，具体的，可以通过淀积工艺形成第二电极层9，所述第二电极层9例如可以包括铜、铝等导电金属。在第二电极层9边缘对应切割道的位置设置多个第二参考对位标记图案，利用第二参考对位标记图案与步骤S6中在晶圆衬底2上形成的多个第四对位标记图案5进行对位，继而实现第二电极层9的对准，其中由于第四对位标记图案5在芯片区域10以外，因此不会对芯片造成影响。
在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上公开的本发明选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种集成电路的制备方法，其特征在于，其至少包括以下步骤：
提供一机台；
在所述机台的台面上放置一晶圆衬底；
提供一光罩，所述光罩的边缘区域处设有多个第一对位标记图案、多个第二对位标记图案，所述第一对位标记图案及所述第二对位标记图案的外框呈相同或不同形状；通过所述光罩在所述晶圆衬底的对应切割道区域的位置形成多个与每个所述第一对位标记图案对应的第三对位标记图案及与每个所述第二对位标记图案对应的第四对位标记图案；
平坦化去除多个所述第三对位标记图案之外的其他对位标记图案；
利用所述多个第三对位标记图案使所述光罩与所述机台对准；
在所述晶圆衬底上形成多层薄膜层；
在所述多层薄膜层上设置所述光罩，通过所述光罩在所述晶圆衬底的对应的切割道区域的位置形成多个所述第三对位标记图案及多个所述第四对位标记图案；
平坦化除了所述第四对位标记图案之外的其他对位标记图案；
在所述多层薄膜层上形成第一电极层，所述第一电极层通过多个所述第四对位标记图案进行对准；
在所述第一电极层上形成第二电极层，所述第二电极层通过多个所述第四对位标记图案进行对准。
2.根据权利要求1所述一种集成电路的制备方法，其特征在于，所述晶圆衬底上还包括芯片区域，所述切割道区域设置在所述芯片区域的外围。
3.根据权利要求1所述一种集成电路的制备方法，其特征在于，所述第一对位标记图案及所述第二对位标记图案的面积不相同。
4.根据权利要求1所述一种集成电路的制备方法，其特征在于，所述第一对位标记图案及所述第二对位标记图案的透光度不相同。
5.根据权利要求1所述一种集成电路的制备方法，其特征在于，所述光罩中的任一所述第一对位标记图案与任一所述第二对位标记图案不重叠。
6.根据权利要求1所述一种集成电路的制备方法，其特征在于，所述切割道区域的宽度为60-80μm。
7.根据权利要求1所述一种集成电路的制备方法，其特征在于，在所述晶圆衬底的切割道区域内形成图案的方法包括：
在所述晶圆衬底上形成光刻胶层；
对具有所述光刻胶层的所述晶圆衬底进行曝光，在所述光刻胶层上形成与所述多个第一对位标记图案对应的第一图案和与所述多个第二对位标记图案对应的第二图案；
对所述晶圆衬底进行刻蚀，在所述晶圆衬底上形成与所述多个第一对位标记图案对应的所述多个第三对位标记图案和与所述多个第二对位标记图案对应的所述第四对位标记图案。
8.根据权利要求2所述一种集成电路的制备方法，其特征在于，所述芯片区域对应的每一侧切割道区域内至少包括一个第三对位标记图案和一个第四对位标记图案。
9.根据权利要求1所述一种集成电路的制备方法，其特征在于，所述第三对位标记图案及所述第四对位标记图案的边缘设为凸起。
10.根据权利要求1所述一种集成电路的制备方法，其特征在于，所述第一对位标记图案和所述第二对位标记图案中包括多组沿第一方向和沿第二方向平行排列的条状标记，且所述第一方向和所述第二方向相垂直。
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