CN112514088A - 压电器件 - Google Patents
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Abstract
本发明具备基部(110)和薄膜部(120)。薄膜部(120)被基部(110)间接地支承，位于比基部(110)靠上侧。薄膜部(120)包含多个层。薄膜部(120)与基部(110)不重叠，且包含单晶压电体层(130)、上部电极层(140)、以及下部电极层(150)。在薄膜部(120)设置有在上下方向上贯通的贯通槽(180)。贯通槽(180)在构成薄膜部(120)的多个层中的最厚的层中形成有第1台阶部(181)。贯通槽(180)的宽度以第1台阶部(181)为界，下侧变得比上侧窄。
Description
技术领域
本发明涉及压电器件。
背景技术
作为公开了压电器件的结构的文献，有国际公开第2017/218299号(专利文献1)。在专利文献1记载的压电器件具备基板和薄膜部。基板具有贯通地形成的开口部。薄膜部由至少一个弹性层和夹在上部电极层与下部电极层之间的至少一个压电层形成。薄膜部在比开口部靠上方处安装在基板。在靠近开口部的端部的薄膜部中，通过进行蚀刻而形成有贯通槽。
在先技术文献
专利文献
专利文献1：国际公开第2017/218299号
发明内容
发明要解决的课题
在具有包含多个层的薄膜部的压电器件中，存在由于在薄膜部内产生的应力而发生层间剥离的情况。
本发明是鉴于上述的问题而完成的，其目的在于，提供一种能够抑制由在薄膜部内产生的应力造成的层间剥离的发生的压电器件。
用于解决课题的技术方案
基于本发明的压电器件具备基部和薄膜部。薄膜部被基部间接地支承，位于比基部靠上侧。薄膜部包含多个层。薄膜部与基部不重叠，且包含单晶压电体层、上部电极层、以及下部电极层。上部电极层配置在单晶压电体层的上侧。下部电极层配置为隔着单晶压电体层与上部电极层的至少一部分对置。在薄膜部设置有在上下方向上贯通的贯通槽。贯通槽在构成薄膜部的多个层中的最厚的层中形成有第1台阶部。贯通槽的宽度以第1台阶部为界，下侧变得比上侧窄。
发明效果
根据本发明，在具有包含多个层的薄膜部的压电器件中，能够抑制由在薄膜部内产生的应力造成的层间剥离的发生。
附图说明
图1是本发明的实施方式1涉及的压电器件的俯视图。
图2是从II-II线方向对图1的压电器件进行观察的剖视图。
图3是示出在本发明的实施方式1涉及的压电器件的制造方法中在单晶压电体层的下表面设置了密接层的状态的剖视图。
图4是示出在本发明的实施方式1涉及的压电器件的制造方法中在密接层以及单晶压电体层各自的下表面设置了下部电极层的状态的剖视图。
图5是示出在本发明的实施方式1涉及的压电器件的制造方法中在下部电极层以及单晶压电体层各自的下表面设置了中间层的状态的剖视图。
图6是示出在本发明的实施方式1涉及的压电器件的制造方法中使中间层的下表面平坦的状态的剖视图。
图7是示出在本发明的实施方式1涉及的压电器件的制造方法中使基部与图6所示的多个层接合的状态的剖视图。
图8是示出在本发明的实施方式1涉及的压电器件的制造方法中使基部与中间层的下表面接合的状态的剖视图。
图9是示出在本发明的实施方式1涉及的压电器件的制造方法中削去了单晶压电体层的上表面的状态的剖视图。
图10是示出在本发明的实施方式1涉及的压电器件的制造方法中在单晶压电体层的上表面设置了上部电极层的状态的剖视图。
图11是示出在本发明的实施方式1涉及的压电器件的制造方法中在单晶压电体层设置了孔部的状态的剖视图。
图12是示出在本发明的实施方式1涉及的压电器件的制造方法中从单晶压电体层到中间层的中途设置了贯通槽的状态的剖视图。
图13是示出在本发明的实施方式1涉及的压电器件的制造方法中将贯通槽设置为到达中间层的下表面的状态的剖视图。
图14是示出在本发明的实施方式1涉及的压电器件的制造方法中形成了开口部的状态的剖视图。
图15是本发明的实施方式1的第1变形例涉及的压电器件的剖视图。
图16是本发明的实施方式1的第2变形例涉及的压电器件的剖视图。
图17是本发明的实施方式2涉及的压电器件的剖视图。
图18是示出在本发明的实施方式2涉及的压电器件的制造方法中在下部电极层以及单晶压电体层各自的下表面设置了中间层的状态的剖视图。
图19是示出在本发明的实施方式2涉及的压电器件的制造方法中使中间层的下表面平坦的状态的剖视图。
图20是示出在本发明的实施方式2涉及的压电器件的制造方法中使层叠体与图19所示的多个层接合的状态的剖视图。
图21是示出在本发明的实施方式2涉及的压电器件的制造方法中使层叠体与中间层的下表面接合的状态的剖视图。
图22是示出在本发明的实施方式2涉及的压电器件的制造方法中削去了单晶压电体层的上表面的状态的剖视图。
图23是示出在本发明的实施方式2涉及的压电器件的制造方法中在单晶压电体层的上表面设置了上部电极层的状态的剖视图。
图24是示出在本发明的实施方式2涉及的压电器件的制造方法中在单晶压电体层设置了孔部的状态的剖视图。
图25是示出在本发明的实施方式2涉及的压电器件的制造方法中从单晶压电体层到活性层的中途设置了贯通槽的状态的剖视图。
图26是示出在本发明的实施方式2涉及的压电器件的制造方法中将贯通槽设置为到达活性层的下表面的状态的剖视图。
图27是示出在本发明的实施方式2涉及的压电器件的制造方法中形成了开口部的状态的剖视图。
图28是本发明的实施方式2的第1变形例涉及的压电器件的剖视图。
图29是本发明的实施方式2的第2变形例涉及的压电器件的剖视图。
图30是本发明的实施方式2的第3变形例涉及的压电器件的剖视图。
具体实施方式
以下，参照附图对本发明的各实施方式涉及的压电器件进行说明。在以下的实施方式的说明中，在图中的相同或相当部分标注相同附图标记，不再重复其说明。
(实施方式1)
图1是本发明的实施方式1涉及的压电器件的俯视图。图2是从II-II线方向对图1的压电器件进行观察的剖视图。在图1中，用点线示出压电器件的内部的结构。
如图1以及图2所示，本发明的实施方式1涉及的压电器件100具备基部110和薄膜部120。
基部110具有上侧主面111以及位于与上侧主面111相反侧的下侧主面112。在基部110形成有在上下方向上贯通的开口部113。
构成基部的材料没有特别限定。在本实施方式中，基部110包含Si。
如图2所示，在基部110的上侧主面111上层叠有多个层。薄膜部120是上述多个层中的位于开口部113的上侧的部分。即，薄膜部120包含多个层。
因为薄膜部120位于基部110的开口部113的上侧，所以与基部110不重叠。即，薄膜部120被基部110间接地支承，并位于比基部110靠上侧。
如图1以及图2所示，在本实施方式中，构成薄膜部120的上述多个层包含单晶压电体层130、上部电极层140、下部电极层150、以及中间层160。
单晶压电体层130位于比基部110靠上侧。单晶压电体层130配置为单晶压电体层130的一部分包含于薄膜部120。单晶压电体层130的上表面以及下表面各自是平坦的。
单晶压电体层130具有与后述的贯通槽不同的孔部131。孔部131形成为上下贯通单晶压电体层130。在本实施方式中，孔部131位于基部110的上方，且不包含于薄膜部120。
单晶压电体层130包含钽酸锂或铌酸锂。包含钽酸锂或铌酸锂的单晶压电体层130的极化状态相同。
上部电极层140配置在单晶压电体层130的上侧。上部电极层140配置为上部电极层140的一部分包含于薄膜部120。
在本实施方式中，上部电极层140层叠在单晶压电体层130的一部分的上侧。另外，也可以在上部电极层140与单晶压电体层之间配置有包含Ti等的密接层。
下部电极层150配置为隔着单晶压电体层130与上部电极层140的至少一部分对置。下部电极层150配置为下部电极层150的一部分包含于薄膜部120。此外，下部电极层150在薄膜部120中配置为隔着单晶压电体层130与上部电极层140的至少一部分对置。
下部电极层150的一部分配置为位于比在单晶压电体层130形成的孔部131靠下方。在本实施方式中，下部电极层150经由密接层155与单晶压电体层130连接。密接层155形成为覆盖单晶压电体层130的孔部131的下方。
在本实施方式中，下部电极层150的一部分配置在密接层155的下侧，使得覆盖密接层155的下表面。密接层155不包含于薄膜部120。另外，未必一定要设置密接层155。在未设置密接层155的情况下，下部电极层150的一部分形成为直接覆盖孔部131的下方。
下部电极层150包含Pt、Ni或Au等导电性材料。密接层155的材料只要是具有导电性以及密接性的材料就没有特别限定。密接层155例如包含Ti、Cr、Ni或NiCr。
中间层160配置在比单晶压电体层130靠下方。在本实施方式中，中间层160设置为分别与下部电极层150的下表面以及单晶压电体层130的下表面之中未被下部电极层150覆盖的部分相接。
在中间层160的下表面形成有凹部161，在中间层160的下表面中，除凹部161以外的部分是平坦的。如图1以及图2所示，凹部161的下侧周缘部和开口部113的上侧周缘部在上下方向上连续。在本实施方式中，凹部161的上底面构成薄膜部120的下表面。
另外，中间层160和基部110也可以不相互直接连接，中间层160和基部110也可以经由金属层相互连接。
中间层160的材料只要是绝缘物就没有特别限定。在本实施方式中，中间层160包含SiO2。此外，中间层160也可以包含具有电绝缘性以及绝热性的有机材料。
压电器件100还包含第1外部电极层171和第2外部电极层172。第1外部电极层171层叠在上部电极层140的一部分的上侧。第2外部电极层172层叠在单晶压电体层130的一部分以及密接层155各自的上侧。即，第2外部电极层172在孔部131内经由密接层155层叠在下部电极层150的上侧。另外，作为下部电极层150，也可以层叠有二层布线。第1外部电极层171以及第2外部电极层172各自不包含于薄膜部120。
像这样，薄膜部120包含单晶压电体层130、上部电极层140、下部电极层150、以及中间层160。
如图2所示，在薄膜部120中，上部电极层140配置在单晶压电体层130的上侧。在薄膜部120中，下部电极层150配置为隔着单晶压电体层130与上部电极层140的至少一部分对置。
在本实施方式中，在构成薄膜部120的多个层之中，最厚的层是中间层160。
通过上述的结构，通过在上部电极层140与下部电极层150之间施加电压，从而与单晶压电体层130的伸缩相应地，薄膜部120上下进行弯曲振动。
在薄膜部120设置有在上下方向上贯通的贯通槽180。如图1以及图2所示，上部电极层140中的贯通槽180的宽度比单晶压电体层130的上表面中的贯通槽180的宽度宽。与贯通槽180相邻的单晶压电体层130的上表面的一部分露出。
另外，上部电极层140以及单晶压电体层130各自中的贯通槽180的槽宽度的关系并不限于上述的关系。例如，也可以是，上部电极层140中的贯通槽180的宽度与单晶压电体层130的上表面中的贯通槽180的宽度大致相同。也可以是，位于贯通槽180侧的、上部电极层140的端面以及单晶压电体层130的端面各自在上下方向上相互连续。
在本实施方式中，位于贯通槽180侧的、单晶压电体层130的端面以及下部电极层150的端面各自在上下方向上相互连续。
在本实施方式中，位于贯通槽180侧的、下部电极层150的端面以及中间层160的端面各自在上下方向上相互连续。即，位于贯通槽180侧的、构成薄膜部120的多个层中的最厚的层的端面以及位于该最厚的层上的层的端面各自在上下方向上相互连续。
在本实施方式中，贯通槽180在中间层160中形成有第1台阶部181。即，贯通槽180在构成薄膜部120的多个层中的最厚的层中形成有第1台阶部181。贯通槽180的宽度以第1台阶部181为界，下侧变得比上侧窄。
贯通槽180中的开口部113侧的端部位于中间层160的凹部161的上底面。
如图2所示，贯通槽180的宽度随着从贯通槽180的上端朝向下端而变窄。另外，也可以是，贯通槽180的宽度随着从贯通槽180的上端朝向下端而阶段性地变窄。即，也可以包含贯通槽180的宽度随着从贯通槽180的上端朝向下端而变得相同的部分。在本实施方式中，贯通槽180的宽度从上部电极层的上端至下端大致相同。像这样，贯通槽180形成为在开口部113侧的端部处变得最窄。
以下，对本发明的实施方式1涉及的压电器件的制造方法进行说明。
图3是示出在本发明的实施方式1涉及的压电器件的制造方法中在单晶压电体层的下表面设置了密接层的状态的剖视图。形成时的单晶压电体层130的厚度比本实施方式涉及的压电器件100最终包含的单晶压电体层130的厚度厚。
如图3所示，通过剥离法、镀敷法或蚀刻法等，在单晶压电体层130的下表面设置密接层155。
图4是示出在本发明的实施方式1涉及的压电器件的制造方法中在密接层以及单晶压电体层各自的下表面设置了下部电极层的状态的剖视图。如图4所示，通过剥离法、镀敷法或蚀刻法等，在密接层155的下表面的整个面以及单晶压电体层的下表面的一部分设置下部电极层150。
图5是示出在本发明的实施方式1涉及的压电器件的制造方法中在下部电极层以及单晶压电体层各自的下表面设置了中间层的状态的剖视图。如图5所示，通过CVD(Chemical Vapor Deposition，化学气相沉积)法或PVD(Physical Vapor Deposition，物理气相沉积)法等，在下部电极层150以及单晶压电体层130各自的下表面设置中间层160。
图6是示出在本发明的实施方式1涉及的压电器件的制造方法中使中间层的下表面平坦的状态的剖视图。如图6所示，通过化学机械研磨(CMP：Chemical MechanicalPolishing)等，使中间层160的下表面平坦。
图7是示出在本发明的实施方式1涉及的压电器件的制造方法中使基部与图6所示的多个层接合的状态的剖视图。图8是示出在本发明的实施方式1涉及的压电器件的制造方法中使基部与中间层的下表面接合的状态的剖视图。
如图7以及图8所示，使未形成开口部113的、作为基部110的基板与中间层160的下表面接合。
图9是示出在本发明的实施方式1涉及的压电器件的制造方法中削去了单晶压电体层的上表面的状态的剖视图。如图9所示，通过CMP等将单晶压电体层130的上表面削去，使单晶压电体层130为所希望的厚度。在该情况下，单晶压电体层130的厚度被调整为可通过电压的施加而得到单晶压电体层130的所希望的伸缩量。
另外，也可以在单晶压电体层130的上表面侧预先通过进行离子注入而形成剥离层。在该情况下，通过在通过CMP等削去单晶压电体层130的上表面之前使剥离层剥离，从而单晶压电体层130的厚度调整变得容易。
图10是示出在本发明的实施方式1涉及的压电器件的制造方法中在单晶压电体层的上表面设置了上部电极层的状态的剖视图。如图10所示，通过剥离法、镀敷法或蚀刻法等，在单晶压电体层130的上表面的一部分设置上部电极层140。
图11是示出在本发明的实施方式1涉及的压电器件的制造方法中在单晶压电体层设置了孔部的状态的剖视图。如图11所示，通过对单晶压电体层130的一部分进行蚀刻，从而形成孔部131。
图12是示出在本发明的实施方式1涉及的压电器件的制造方法中从单晶压电体层到中间层的中途设置了贯通槽的状态的剖视图。如图12所示，通过从单晶压电体层130侧进行蚀刻，从而从单晶压电体层130到中间层160的中途形成贯通槽180。由此，在中间层160形成沟道。
图13是示出在本发明的实施方式1涉及的压电器件的制造方法中将贯通槽设置为到达中间层的下表面的状态的剖视图。如图13所示，通过对在中间层160形成的沟道的底部进一步进行蚀刻，从而将贯通槽180形成为到达中间层160的下表面。贯通槽180在中间层160中形成有第1台阶部181。伴随着该蚀刻，可以在基部110形成如图13所示的沟道，也可以不形成沟道。
图14是示出在本发明的实施方式1涉及的压电器件的制造方法中形成了开口部的状态的剖视图。如图14所示，对于基部110，从基部110的下侧主面112侧通过深层反应性离子蚀刻(Deep RIE：Deep Reactive Ion Etching)等在基部110形成开口部113，且在中间层160形成凹部161。由此，在本实施方式涉及的压电器件100中，形成薄膜部120。
最后，通过剥离法、镀敷法或蚀刻法等，分别设置第1外部电极层171以及第2外部电极层172。另外，第1外部电极层171以及第2外部电极层172各自也可以在形成薄膜部120之前设置。通过上述的工序，可制造如图2所示的本发明的实施方式1涉及的压电器件100。
像上述的那样，在本发明的实施方式1涉及的压电器件100中，贯通槽180在构成薄膜部120的多个层中的最厚的层中形成有第1台阶部181，贯通槽180的宽度以第1台阶部181为界，下侧变得比上侧窄。
由此，能够通过第1台阶部181缓解应力向中间层160和与中间层160相邻的下部电极层150之间集中，因此能够抑制由在薄膜部120内产生的应力造成的中间层160与下部电极层150之间的层间剥离的发生，其中，中间层160是在薄膜部120进行弯曲振动时作用最高的应力的、最厚的层。
特别是，在本实施方式中，位于贯通槽180侧的、下部电极层150的端面以及中间层160的端面各自在上下方向上相互连续，因此能够通过第1台阶部181有效地缓解应力向中间层160与下部电极层150之间集中。
在本实施方式涉及的压电器件100中，贯通槽180的宽度随着从贯通槽180的上端朝向下端而变窄。由此，能够在将单晶压电体层130所位于的部分的贯通槽180的宽度确保得宽的同时使比第1台阶部181靠下侧的贯通槽180的宽度变窄。
其结果是，能够缓解在薄膜部120进行弯曲振动时作用于单晶压电体层130的应力，从而抑制单晶压电体层130与上部电极层140之间、以及单晶压电体层130与下部电极层150之间各自中的层间剥离的发生。此外，因为能够使比第1台阶部181靠下侧的贯通槽180的宽度变窄，所以能够抑制由于贯通槽180的宽度变得过宽而引起压电器件100的特性下降。例如，在将压电器件100用作声器件的情况下，能够抑制由于贯通槽180的宽度变得过宽而造成的声阻的下降。
在本实施方式涉及的压电器件100中，单晶压电体层130包含钽酸锂或铌酸锂。由此，能够使压电器件100的压电特性提高。
另外，在本实施方式涉及的压电器件100中，也可以在贯通槽180形成有多个台阶部。在此，对本实施方式涉及的压电器件100的变形例进行说明。
图15是本发明的实施方式1的第1变形例涉及的压电器件的剖视图。图15所示的压电器件100a的剖视图在与图2所示的压电器件100的剖视图相同的剖视下进行了图示。
如图15所示，在本发明的实施方式1的第1变形例涉及的压电器件100a中，贯通槽180在单晶压电体层130中进一步形成有第2台阶部182a。
在本变形例中，第2台阶部182a能够通过将用于在单晶压电体层130形成贯通槽180的蚀刻分成两次而形成。首先，通过第1次蚀刻，在单晶压电体层130形成沟道。通过第2次蚀刻，对单晶压电体层130的沟道的底部进行蚀刻。由此，能够在单晶压电体层130形成第2台阶部182a。
图16是本发明的实施方式1的第2变形例涉及的压电器件的剖视图。图16所示的压电器件100b的剖视图在与图2所示的压电器件100的剖视图相同的剖视下进行了图示。
如图16所示，在本发明的实施方式1的第2变形例涉及的压电器件100b中，贯通槽180在作为构成薄膜部120的多个层中的最厚的层的中间层160中进一步形成有第2台阶部182b。
在本变形例中，第2台阶部182b能够通过将用于在中间层160形成贯通槽180的蚀刻分成3次而形成。首先，通过第1次蚀刻，在中间层160形成第1沟道。通过第2次蚀刻，对第1沟道的底部进行蚀刻，由此形成第2沟道。由此，能够在中间层160形成第2台阶部182b。通过第3次蚀刻，对第2沟道的底部进行蚀刻。由此，能够在中间层160形成第1台阶部181。
像上述的那样，在本发明的实施方式1的第1变形例以及第2变形例涉及的压电器件100a、100b各自中，贯通槽180在比第1台阶部181靠上方处且在构成薄膜部120的多个层中的任一层中进一步形成有第2台阶部182a、182b。贯通槽180的宽度以第2台阶部182a、182b为界，下侧变得比上侧窄。
由此，通过第2台阶部182a、182b也能够缓解在薄膜部120进行弯曲振动时应力向构成薄膜部120的多个层的层间集中，因此能够进一步抑制由在薄膜部120内产生的应力造成的层间剥离的发生。
(实施方式2)
以下，对本发明的实施方式2涉及的压电器件进行说明。本发明的实施方式2涉及的压电器件主要是薄膜部以及基部各自的结构与实施方式1涉及的压电器件100不同。因而，关于与本发明的实施方式1涉及的压电器件100相同的结构，将不再重复说明。
图17是本发明的实施方式2涉及的压电器件的剖视图。图17所示的压电器件200的剖视图在与图2所示的压电器件100的剖视图相同的剖视下进行了图示。
如图17所示，本发明的实施方式2涉及的压电器件200具备基部210和薄膜部220。
如图17所示，基部210包含下侧基部210a和位于下侧基部210a的上侧的上侧基部210b。基部210具有上侧主面211以及位于与上侧主面211相反侧的下侧主面212。在本实施方式中，上侧基部210b的上表面为上侧主面211，下侧基部210a的下表面为下侧主面212。在基部210形成有在上下方向上贯通下侧基部210a和上侧基部210b的开口部213。
构成基部210的材料没有特别限定。在本实施方式中，下侧基部210a包含Si。上侧基部210b包含SiO2。
如图17所示，在基部210的上侧主面211上层叠有多个层。薄膜部220是上述多个层中的位于开口部213的上侧的部分。即，薄膜部220包含多个层。
因为薄膜部220位于基部210的开口部213的上侧，所以与基部210不重叠。即，薄膜部220被基部210间接地支承，并位于比基部210靠上侧。
如图17所示，在本实施方式中，构成薄膜部220的上述多个层包含单晶压电体层230、上部电极层240、下部电极层250、中间层260、以及活性层290。
在本实施方式中，在中间层260的下表面未形成凹部。此外，本实施方式中的中间层260形成为厚度比本发明的实施方式1中的中间层160薄。
活性层290设置为与中间层260的下表面的整个面连接。此外，活性层290层叠在基部210的上侧主面211上，使得覆盖开口部213的上方。即，在本实施方式中，在开口部213露出中间层260的下表面。
构成活性层290的材料没有特别限定，在本实施方式中，活性层290包含Si。
像这样，在本实施方式中，薄膜部220包含单晶压电体层230、上部电极层240、下部电极层250、中间层260、以及活性层290。
如图17所示，在薄膜部220中，上部电极层240配置在单晶压电体层230的上侧。在薄膜部220中，下部电极层250配置为隔着单晶压电体层230与上部电极层240的至少一部分对置。
在本实施方式中，在构成薄膜部220的多个层之中，最厚的层是活性层290。
通过上述的结构，通过在上部电极层240与下部电极层250之间施加电压，从而与单晶压电体层230的伸缩相应地，薄膜部220上下进行弯曲振动。
在薄膜部220设置有在上下方向上贯通的贯通槽280。
在本实施方式中，位于贯通槽280侧的、中间层260的端面以及活性层290的端面各自在上下方向上相互连续。即，位于贯通槽280侧的、构成薄膜部220的多个层中的最厚的层的端面以及位于该最厚的层上的层的端面各自在上下方向上相互连续。
在本实施方式中，贯通槽280在活性层290中形成有第1台阶部281。即，贯通槽280在构成薄膜部220的多个层中的最厚的层中形成有第1台阶部281。贯通槽280的宽度以第1台阶部281为界，下侧变得比上侧窄。
贯通槽280的开口部213侧的端部位于中间层260的下表面。
如图17所示，贯通槽280的宽度随着从贯通槽280的上端朝向下端而变窄。另外，也可以是，贯通槽280的宽度随着从贯通槽280的上端朝向下端而阶段性地变窄。即，也可以包含贯通槽280的宽度随着从贯通槽280的上端朝向下端而变得相同的部分。在本实施方式中，贯通槽280的宽度从上部电极层的上端至下端大致相同。像这样，贯通槽280形成为在开口部113侧的端部处变得最窄。
以下，对本发明的实施方式2涉及的压电器件的制造方法进行说明。
图18是示出在本发明的实施方式2涉及的压电器件的制造方法中在下部电极层以及单晶压电体层各自的下表面设置了中间层的状态的剖视图。首先，与本发明的实施方式1涉及的压电器件100的制造方法同样地，在单晶压电体层230的下侧设置密接层255以及下部电极层250。接着，如图18所示，通过CVD法或PVD法等在下部电极层250以及单晶压电体层230各自的下表面设置中间层260。
图19是示出在本发明的实施方式2涉及的压电器件的制造方法中使中间层的下表面平坦的状态的剖视图。如图19所示，通过化学机械研磨等使中间层260的下表面平坦。
图20是示出在本发明的实施方式2涉及的压电器件的制造方法中使层叠体与图19所示的多个层接合的状态的剖视图。图21是示出在本发明的实施方式2涉及的压电器件的制造方法中使层叠体与中间层的下表面接合的状态的剖视图。
如图20以及图21所示，使层叠体10与中间层260的下表面接合。层叠体10包含未形成开口部213的基部210和与基部210的上表面接合的活性层290。在本实施方式中，层叠体10是SOI(Silicon on Insulator，绝缘体上的硅)基板。
图22是示出在本发明的实施方式2涉及的压电器件的制造方法中削去了单晶压电体层的上表面的状态的剖视图。如图22所示，通过CMP等将单晶压电体层230的上表面削去，使单晶压电体层230为所希望的厚度。在该情况下，单晶压电体层230的厚度被调整为可通过电压的施加而得到单晶压电体层230的所希望的伸缩量。
另外，也可以在单晶压电体层230的上表面侧预先通过进行离子注入而形成剥离层。在该情况下，通过在通过CMP等削去单晶压电体层230的上表面之前使剥离层剥离，从而单晶压电体层230的厚度调整变得容易。
图23是示出在本发明的实施方式2涉及的压电器件的制造方法中在单晶压电体层的上表面设置了上部电极层的状态的剖视图。如图23所示，通过剥离法、镀敷法或蚀刻法等，在单晶压电体层230的上表面的一部分设置上部电极层240。
图24是示出在本发明的实施方式2涉及的压电器件的制造方法中在单晶压电体层设置了孔部的状态的剖视图。如图24所示，通过对单晶压电体层230的一部分进行蚀刻，从而形成孔部231。
图25是示出在本发明的实施方式2涉及的压电器件的制造方法中从单晶压电体层到活性层的中途设置了贯通槽的状态的剖视图。如图25所示，通过从单晶压电体层230侧进行蚀刻，从而从单晶压电体层230到活性层290的中途形成贯通槽180。由此，在活性层290形成沟道。
图26是示出在本发明的实施方式2涉及的压电器件的制造方法中将贯通槽设置为到达活性层的下表面的状态的剖视图。如图26所示，通过对在活性层290形成的沟道的底部进一步进行蚀刻，从而将贯通槽280形成为到达活性层290的下表面。伴随着该蚀刻，可以在基部210形成如图26所示的沟道，也可以不形成沟道。
图27是示出在本发明的实施方式2涉及的压电器件的制造方法中形成了开口部的状态的剖视图。如图27所示，对于基部210，从基部210的下侧主面212侧通过深层反应性离子蚀刻等在基部210形成开口部213。由此，在本实施方式涉及的压电器件200中，形成薄膜部220。
最后，通过剥离法、镀敷法或蚀刻法等，分别设置第1外部电极层171以及第2外部电极层172。通过上述的工序，可制造如图17所示的本发明的实施方式2涉及的压电器件200。
像上述的那样，在本发明的实施方式2涉及的压电器件200中，贯通槽280在构成薄膜部220的多个层中的最厚的层中形成有第1台阶部281，贯通槽280的宽度以第1台阶部281为界，下侧变得比上侧窄。
由此，能够通过第1台阶部281缓解应力向活性层290和与活性层290相邻的中间层260之间集中，因此能够抑制由在薄膜部220内产生的应力造成的活性层290与中间层260之间的层间剥离的发生，其中，活性层290是在薄膜部220进行弯曲振动时作用最高的应力的、最厚的层。
特别是，在本实施方式中，位于贯通槽280侧的、中间层260的端面以及活性层290的端面各自在上下方向上相互连续，因此能够通过第1台阶部281有效地缓解应力向活性层290与中间层260之间集中。
在本实施方式涉及的压电器件200中，贯通槽280的宽度随着从贯通槽280的上端朝向下端而变窄。由此，能够在将单晶压电体层230所位于的部分的贯通槽280的宽度确保得宽的同时使比第1台阶部281靠下侧的贯通槽280的宽度变窄。
其结果是，能够缓解在薄膜部220进行弯曲振动时作用于单晶压电体层230的应力，从而抑制单晶压电体层230与上部电极层240之间、以及单晶压电体层230与下部电极层250之间各自中的层间剥离的发生。此外，因为能够使比第1台阶部281靠下侧的贯通槽280的宽度变窄，所以能够抑制由于贯通槽280的宽度变得过宽而引起压电器件200的特性下降。例如，在将压电器件200用作声器件的情况下，能够抑制由于贯通槽280的宽度变得过宽而造成的声阻的下降。
在本实施方式涉及的压电器件200中，单晶压电体层230包含钽酸锂或铌酸锂。由此，能够使压电器件200的压电特性提高。
另外，在本实施方式涉及的压电器件200中，也可以在贯通槽280形成有多个台阶部。在此，对本实施方式涉及的压电器件200的变形例进行说明。
图28是本发明的实施方式2的第1变形例涉及的压电器件的剖视图。图28所示的压电器件200a的剖视图在与图17所示的压电器件200的剖视图相同的剖视下进行了图示。
如图28所示，在本发明的实施方式2的第1变形例涉及的压电器件200a中，贯通槽280在中间层260中进一步形成有第2台阶部282a。
在本变形例中，第2台阶部282a能够通过将用于在中间层260形成贯通槽280的蚀刻分成两次而形成。首先，通过第1次蚀刻，在中间层260形成第1沟道。通过第2次蚀刻，对第1沟道的底部进行蚀刻，由此形成第2沟道。由此，能够在中间层260形成第2台阶部282a。
图29是本发明的实施方式2的第2变形例涉及的压电器件的剖视图。图29所示的压电器件200b的剖视图在与图17所示的压电器件200的剖视图相同的剖视下进行了图示。
如图29所示，在本发明的实施方式2的第2变形例涉及的压电器件200b中，贯通槽280在单晶压电体层230中进一步形成有第2台阶部282b。
在本变形例中，第2台阶部282b能够通过将用于在单晶压电体层230形成贯通槽280的蚀刻分成两次而形成。首先，通过第1次蚀刻，在单晶压电体层230形成沟道。通过第2次蚀刻，对单晶压电体层230的沟道的底部进行蚀刻。由此，能够在单晶压电体层230形成第2台阶部282b。
图30是本发明的实施方式2的第3变形例涉及的压电器件的剖视图。图30所示的压电器件200C的剖视图在与图17所示的压电器件200的剖视图相同的剖视下进行了图示。
如图30所示，在本发明的实施方式2的第3变形例涉及的压电器件200c中，贯通槽280在中间层260中形成有第2台阶部282c，并在单晶压电体层230中进一步形成有第3台阶部283c。
在本变形例中，第2台阶部282b以及第3台阶部283c各自能够通过将用于在单晶压电体层230、下部电极层250以及中间层260各自形成贯通槽280的蚀刻分成3次而形成。首先，通过第1次蚀刻，在单晶压电体层230形成沟道。通过第2次蚀刻，对单晶压电体层230的沟道的底部进行蚀刻，并在中间层260形成沟道。由此，能够在单晶压电体层230形成第3台阶部283c。通过第3次蚀刻，对中间层260沟道的底部进行蚀刻。由此，能够在中间层260形成第2台阶部282c。
像上述的那样，在本发明的实施方式2的第1变形例、第2变形例以及第3变形例涉及的压电器件200a、200b、200c各自中，贯通槽280在比第1台阶部281靠上方处且在构成薄膜部220的多个层中的任一层中进一步形成有第2台阶部282a、282b、282c或第3台阶部283c。贯通槽280的宽度以第2台阶部282a、282b、282c以及第3台阶部283c各自为界，下侧变得比上侧窄。
由此，通过第2台阶部182a、182b、282c以及第3台阶部283c也能够缓解在薄膜部220进行弯曲振动时应力向构成薄膜部220的多个层的层间集中，因此能够进一步抑制由在薄膜部220内产生的应力造成的层间剥离的发生。
在上述的实施方式的说明中，也可以将能够组合的结构相互组合。
应认为，此次公开的实施方式在所有的方面均为例示，而不是制限性的。本发明的范围不是由上述的说明示出，而是由权利要求书示出，意图包含与权利要求书等同的意思以及范围内的所有的变更。
附图标记说明
10：层叠体，100、100a、100b、200、200a、200b、200c：压电器件，110、210：基部，111、211：上侧主面，112、212：下侧主面，113、213：开口部，120、220：薄膜部，130、230：单晶压电体层，131、231：孔部，140、240：上部电极层，150、250：下部电极层，155、255：密接层，160、260：中间层，161：凹部，171：第1外部电极层，172：第2外部电极层，180、280：贯通槽，181、281：第1台阶部，182a、182b、282a、282b、282c：第2台阶部，210a：下侧基部，210b：上侧基部，283c：第3台阶部，290：活性层。
Claims (4)
1.一种压电器件，具备：
基部；以及
薄膜部，被所述基部间接地支承，位于比所述基部靠上侧，包含多个层，
所述薄膜部与所述基部不重叠，且包含：单晶压电体层；上部电极层，配置在该单晶压电体层的上侧；以及下部电极层，配置为隔着所述单晶压电体层与所述上部电极层的至少一部分对置，
在所述薄膜部设置有在上下方向上贯通的贯通槽，
所述贯通槽在构成所述薄膜部的所述多个层中的最厚的层中形成有第1台阶部，
所述贯通槽的宽度以所述第1台阶部为界，下侧变得比上侧窄。
2.根据权利要求1所述的压电器件，其中，
所述贯通槽在比所述第1台阶部靠上方处且在构成所述薄膜部的所述多个层中的任一层中进一步形成有第2台阶部，
所述贯通槽的所述宽度以所述第2台阶部为界，下侧变得比上侧窄。
3.根据权利要求1或权利要求2所述的压电器件，其中，
所述贯通槽的所述宽度随着从所述贯通槽的上端朝向下端而变窄。
4.根据权利要求1至权利要求3中的任一项所述的压电器件，其中，
所述单晶压电体层包含钽酸锂或铌酸锂。
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Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113412579B (zh) * | 2019-02-12 | 2024-08-27 | 株式会社村田制作所 | 压电装置 |
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| WO2022097578A1 (ja) * | 2020-11-03 | 2022-05-12 | 株式会社デンソー | 圧電素子、圧電装置、および圧電素子の製造方法 |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040061416A1 (en) * | 2000-11-29 | 2004-04-01 | Qingxin Su | Filters |
| US20040075364A1 (en) * | 2002-10-21 | 2004-04-22 | Hrl Laboratories, Llc | Piezoelectric actuator for tunable electronic components |
| JP2004284194A (ja) * | 2003-03-24 | 2004-10-14 | Matsushita Electric Ind Co Ltd | 圧電体素子、インクジェットヘッド、及びインクジェット式記録装置、並びにインクジェットヘッドの製造方法 |
| JP2006186412A (ja) * | 2004-12-24 | 2006-07-13 | Toshiba Corp | 薄膜圧電共振器およびその製造方法 |
| JP2008048275A (ja) * | 2006-08-18 | 2008-02-28 | Epson Toyocom Corp | 圧電振動片および圧電デバイス |
| JP2008306468A (ja) * | 2007-06-07 | 2008-12-18 | Epson Toyocom Corp | 圧電振動片及び圧電振動子 |
| JP2012054317A (ja) * | 2010-08-31 | 2012-03-15 | Hitachi Cable Ltd | 圧電薄膜付き基板及びその製造方法 |
| CN103765771A (zh) * | 2011-09-01 | 2014-04-30 | 株式会社村田制作所 | 压电体波装置及其制造方法 |
| JP2015087284A (ja) * | 2013-10-31 | 2015-05-07 | セイコーエプソン株式会社 | 振動素子の製造方法、振動素子および電子機器 |
| WO2016054447A1 (en) * | 2014-10-02 | 2016-04-07 | Chirp Microsystems | Micromachined ultrasonic transducers with a slotted membrane structure |
| JP2016074189A (ja) * | 2014-10-08 | 2016-05-12 | ローム株式会社 | インクジェット装置 |
| WO2016115363A1 (en) * | 2015-01-16 | 2016-07-21 | The Regents Of The University Of California | Piezoelectric transducers and methods of making and using the same |
| CN206878791U (zh) * | 2014-12-08 | 2018-01-12 | 株式会社村田制作所 | 压电设备 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828394A (en) * | 1995-09-20 | 1998-10-27 | The Board Of Trustees Of The Leland Stanford Junior University | Fluid drop ejector and method |
| JP4154538B2 (ja) | 2006-03-31 | 2008-09-24 | 株式会社村田製作所 | 圧電アクチュエータ |
| EP3233311B1 (en) * | 2014-12-21 | 2021-12-08 | Chirp Microsystems, Inc. | Piezoelectric micromachined ultrasonic transducers with low stress sensitivity and methods of fabrication |
| EP3472829B1 (en) | 2016-06-17 | 2023-08-16 | InvenSense, Inc. | Piezoelectric micromachined ultrasonic transducers having stress relief features |
-
2019
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-
2021
- 2021-01-21 US US17/153,916 patent/US11844281B2/en active Active
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040061416A1 (en) * | 2000-11-29 | 2004-04-01 | Qingxin Su | Filters |
| US20040075364A1 (en) * | 2002-10-21 | 2004-04-22 | Hrl Laboratories, Llc | Piezoelectric actuator for tunable electronic components |
| JP2004284194A (ja) * | 2003-03-24 | 2004-10-14 | Matsushita Electric Ind Co Ltd | 圧電体素子、インクジェットヘッド、及びインクジェット式記録装置、並びにインクジェットヘッドの製造方法 |
| JP2006186412A (ja) * | 2004-12-24 | 2006-07-13 | Toshiba Corp | 薄膜圧電共振器およびその製造方法 |
| JP2008048275A (ja) * | 2006-08-18 | 2008-02-28 | Epson Toyocom Corp | 圧電振動片および圧電デバイス |
| JP2008306468A (ja) * | 2007-06-07 | 2008-12-18 | Epson Toyocom Corp | 圧電振動片及び圧電振動子 |
| JP2012054317A (ja) * | 2010-08-31 | 2012-03-15 | Hitachi Cable Ltd | 圧電薄膜付き基板及びその製造方法 |
| CN103765771A (zh) * | 2011-09-01 | 2014-04-30 | 株式会社村田制作所 | 压电体波装置及其制造方法 |
| JP2015087284A (ja) * | 2013-10-31 | 2015-05-07 | セイコーエプソン株式会社 | 振動素子の製造方法、振動素子および電子機器 |
| WO2016054447A1 (en) * | 2014-10-02 | 2016-04-07 | Chirp Microsystems | Micromachined ultrasonic transducers with a slotted membrane structure |
| JP2016074189A (ja) * | 2014-10-08 | 2016-05-12 | ローム株式会社 | インクジェット装置 |
| CN206878791U (zh) * | 2014-12-08 | 2018-01-12 | 株式会社村田制作所 | 压电设备 |
| WO2016115363A1 (en) * | 2015-01-16 | 2016-07-21 | The Regents Of The University Of California | Piezoelectric transducers and methods of making and using the same |
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