CN112466752B - 碳化硅半导体装置及碳化硅半导体装置的制造方法 - Google Patents

碳化硅半导体装置及碳化硅半导体装置的制造方法

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Abstract

本发明提供作为混合有肖特基结和pn结的JBS结构的碳化硅二极管，维持SBD结构的低正向电压且提高浪涌电流耐量的碳化硅半导体装置及碳化硅半导体装置的制造方法。使依次层叠与在氧化膜(51)的开口部(51a、51b)分别露出的p型区(13)和FLR(21)的连接区域(20a)部分整体接触的铝膜(53)和镍膜(54)而成的金属材料膜(52)与半导体基板(30)在低温和高温的两次热处理中发生反应，而自对准地在氧化膜(51)形成镍硅化物膜(33)。接下来，在去除剩余金属后，仅残留氧化膜(51)中的场氧化膜(15)部分，在场氧化膜(15)的接触孔(15a)所露出的有源区(10)和连接区域(20a)形成与n‑型漂移区(12)进行肖特基接合的钛膜(31)。

Description

碳化硅半导体装置及碳化硅半导体装置的制造方法
技术领域
本发明涉及一种碳化硅半导体装置及碳化硅半导体装置的制造方法。
背景技术
碳化硅(SiC)半导体近年来作为能够制作(制造)超过使用硅(Si)半导体而成的半导体装置的极限的半导体装置(以下，称为碳化硅半导体装置)的半导体材料而备受关注。特别是，与硅半导体相比，碳化硅半导体有望活用绝缘击穿电场强度大、导热率高这样的特点，而应用于高耐压(例如1700V以上)半导体装置。
在碳化硅半导体装置为二极管(以下，称为碳化硅二极管)的情况下，由于能够将构成n-型漂移区的n-型外延层的设计规格设定为薄的厚度和高的杂质浓度，因此耐压达3300V等级左右的碳化硅二极管一般采用肖特基势垒二极管(SBD：Schottky BarrierDiode)结构。
对以往的SBD结构的碳化硅二极管的结构进行说明。图32是示出从半导体基板的正面侧观察以往的碳化硅半导体装置而得到的状态的俯视图。图32所示的以往的碳化硅半导体装置140是在有源区110中，在由碳化硅构成的半导体基板130的整个正面，沿半导体基板130的正面形成有肖特基结的SBD结构的纵向型的碳化硅二极管。
以往的碳化硅半导体装置140的肖特基结由在半导体基板130的正面露出的n-型漂移区112和利用设置在半导体基板130的正面上的金属层构成的正面电极(未图示)来形成。符号120、121分别是边缘终端区和场限环(FLR：Field Limiting Ring)。
通常，在SBD结构中，存在在半导体基板130与正面电极之间的结面上的电场强度高，在施加反向电压时由电子隧穿肖特基势垒而引起的反向漏电流增大，或由碳化硅特有的表面缺陷而引起的反向漏电流增大这样的问题。因此，提出了采用在半导体基板130的正面侧混合有肖特基结和pn结而成的Junction Barrier Schottky(JBS，结势垒肖特基)结构的碳化硅二极管。
对以往的JBS结构的碳化硅二极管的结构进行说明。图33是示出从半导体基板的正面侧观察以往的碳化硅半导体装置的另一例而得到的状态的俯视图。在图33中，省略边缘终端区的耐压结构、配置在半导体基板130的正面上的正面电极114和场氧化膜115的图示。图34是示出图33的剖切线AA-AA’处的截面结构的截面图。符号119是背面电极。
图33、图34所示的以往的碳化硅半导体装置140’与图32所示的以往的碳化硅半导体装置140的不同之处在于，在有源区110中在半导体基板130的正面侧混合有SBD结构和JBS结构，SBD结构由n-型漂移区112与构成正面电极114的钛膜131的肖特基结形成，JBS结构由p型区113与n-型漂移区112的pn结形成。
p型区113在有源区110中选择性地设置在半导体基板130的正面的表面区域。在相邻的p型区113之间在半导体基板130的正面露出有n-型漂移区112。通过p型区113和n-型漂移区112在半导体基板130的正面形成有pn结。相邻的p型区113之间的n-型漂移区112与设置在半导体基板130的正面上的正面电极114的最下层的钛膜131形成肖特基结。
这样，通过采用在半导体基板130与正面电极114之间的结面混合有肖特基结和pn结而成的JBS结构，能够降低在半导体基板130与正面电极114之间的结面上的电场强度，因此，能够抑制为与使用硅半导体的FWD(Free Wheeling Diode：续流二极管)等同的反向漏电流。图33中用阴影线来表示沿与半导体基板130的正面平行的方向延伸的条纹状的p型区113。
此外，在图32所示的以往的碳化硅半导体装置140中，施加浪涌电压时在半导体基板130内产生而沿正向流动的浪涌电流被从半导体基板130内向正面电极114抽出的电流量(以下，称为抽出量)小。其理由是因为SBD结构的二极管是不使用少数载流子进行导电的单极器件，因此，在二极管流通有高正向电流的高电流区域中，半导体基板130与正面电极114之间的接触(电接触)成为高电阻。
在半导体基板130与正面电极114之间的接触成为高电阻的情况下，在半导体基板内沿正向流通有高浪涌电流时，因在半导体基板130与正面电极114之间的界面处的发热而使浪涌电流在局部集中。因该浪涌电流集中，而导致在肖特基结面和肖特基结面正下方的n-型外延层(n-型漂移区112)产生击穿，因此，从半导体基板130内向正面电极114抽出的浪涌电流的抽出量变小。
确认了该浪涌电流的抽出量在使用硅半导体的JBS结构的二极管中变大。因此，假想了在图33所示的以往的碳化硅半导体装置140’中，也与使用硅半导体的JBS结构的二极管相同，因通过p型区113与n-型漂移区112而在半导体基板130的正面形成的pn结的双极动作所引起的浪涌电流的上升现象，使得浪涌电流的抽出量变大，但是该效果并不显著。
在图33所示的以往的碳化硅半导体装置140’中的浪涌电流的抽出量小的主要原因之一列举有未能得到构成JBS结构的pn结部的p型区113与正面电极114之间的电阻足够低的欧姆接触。因此，假想在p型区113与正面电极114之间，形成与p型区113进行欧姆接合的金属电极(以下，称为欧姆电极)，并在JBS结构的pn结部局部地流通浪涌电流，而提高浪涌电流耐量。
图35是示出以往的碳化硅半导体装置的另一例的截面图。图35是下述专利文献2的图3。图35所示的以往的碳化硅半导体装置150与图33、图34所示的以往的碳化硅半导体装置140’的不同之处在于，作为正面电极114的最下层的欧姆电极133’设置在p型区113上，并在半导体基板130的正面混合有n-型漂移区112与肖特基电极131’的肖特基结和p型区113与欧姆电极133’的欧姆结。
作为以往的JBS结构的碳化硅二极管的制造方法，提出了在仅在n-型漂移区的在半导体基板的正面露出的部分上形成与n-型漂移区进行肖特基接合的金属电极(以下，称为肖特基电极)后，在半导体基板的正面上，以覆盖肖特基电极的方式形成与构成JBS结构的pn结部的p型区进行欧姆接合的欧姆电极的方法(例如，参照下述专利文献1)。
在下述专利文献1中，公开了使用铝(Al)或镍(Ni)作为欧姆电极的材料，使用钼(Mo)作为肖特基电极的材料。另外，在下述专利文献1中，公开了在构成JBS结构的pn结部的p型区的内部，选择性地形成杂质浓度比该p型区高的p+型接触区而提高了该p型区与欧姆电极的欧姆性的碳化硅二极管。
作为以往的JBS结构的碳化硅二极管的另一制造方法，提出了在仅在构成JBS结构的pn结部的p型区上形成欧姆电极后，在半导体基板的正面上以覆盖欧姆电极的方式形成与n-型漂移区进行肖特基接合的肖特基电极的方法(例如，参照下述专利文献2)。在下述专利文献2中，公开了使用铝作为欧姆电极的材料，使用钼(Mo)作为肖特基电极的材料。
此外，作为以往的JBS结构的碳化硅二极管的另一制造方法，公开了仅通过在由碳化硅构成的半导体基板上以化学计量组成比为2：1(＝Si：Ni)的方式按顺序层叠的硅膜和镍膜之间的硅化物化反应，来形成成为与n-型漂移区进行肖特基接合，且与构成JBS结构的pn结部的p型区进行欧姆接合的阳极电极的硅化物(NiSi2)膜的方法(例如，参照下述专利文献3)。
作为在p型区上形成欧姆电极的方法，提出了在由碳化硅构成的半导体基板上以覆盖p型区的方式依次层叠铝膜和镍膜后，通过1000℃下的退火(热处理)，使半导体基板中的硅原子与镍膜中的镍原子进行硅化物反应，而形成成为与p型区进行欧姆接合的欧姆电极的镍硅化物(NiSi)膜的方法(例如，参照下述非专利文献1)。
作为在p型区上形成欧姆电极的另一方法，提出了在由碳化硅构成的半导体基板上以覆盖p型区的方式依次层叠镍膜和铝膜后，通过在850℃以上且1050℃以下的温度下的热处理使这些金属膜与半导体基板发生反应，而形成由镍、铝、硅和碳(C)的合金构成的p型欧姆电极的方法(例如，参照下述专利文献4)。
作为在p型区上形成欧姆电极的另一方法，提出了在由碳化硅构成的半导体基板上以覆盖p型区的方式依次层叠元素组成比为89：11(＝Al：Si)的铝膜和硅膜后，通过在400℃～500℃的温度下的热处理，而形成铝膜与硅膜的合金膜，并且形成该合金膜与p型区的欧姆结的方法(例如，参照下述专利文献5)。
作为形成欧姆电极的另一方法，提出了在对由碳化硅构成的半导体基板进行硅原子的离子注入而成的高浓度杂质区上形成镍膜，并通过在400℃～600℃的温度下的热处理而仅在高浓度杂质区与镍膜之间的界面形成加热反应层前体层，之后，通过在950℃下的热处理使加热反应层前体层转化为低电阻的加热反应层的方法(例如，参照下述专利文献6)。
作为形成欧姆电极的另一方法，提出了在层间绝缘膜的接触孔内，通过热处理在由碳化硅构成的半导体基板与金属材料膜之间形成加热反应层前体层，并通过温度比第一阶段的热处理的温度高的热处理使加热反应层前体层转化为加热反应层的方法(例如，参照下述专利文献7)。在下述专利文献7中公开了将金属材料膜的材料设为钛铝和/或镍，将第一阶段的热处理设为在金属材料膜与层间绝缘膜之间不产生有害的固相反应的低温。
另外，在下述专利文献7中，公开了如下方法：在以与半导体基板的在层间绝缘膜的接触孔内的整个表面接触的方式形成金属材料膜，并通过热处理将金属材料膜与半导体基板之间的接触部位进行硅化物化而在该接触部位的整个面以自对准(Self aligned)的方式形成加热反应层的自对准硅化物工艺中，通过利用蚀刻来去除金属材料膜的未被硅化物化的部分(除了加热反应层之外的部分)，从而仅残留金属材料膜的成为加热反应层的部分。
图36是示出通过以往的碳化硅半导体装置的制造方法而自对准地形成的欧姆电极的一例的截面图。图36是下述专利文献7的图1。图36所示的以往的碳化硅半导体装置160在层间绝缘膜163的接触孔163a内具备成为与由碳化硅构成的半导体基板161的表面区域的高浓度杂质区162和被埋入到层间绝缘膜163的接触孔163a的布线层165接触并电连接的欧姆电极164的加热反应层。
欧姆电极164通过下述专利文献7所记载的自对准硅化物工艺，以层间绝缘膜163为掩模而自对准地形成在半导体基板161的位于层间绝缘膜163的接触孔163a内的整个表面。欧姆电极164在层间绝缘膜163的接触孔163a内设置于高浓度杂质区162的在半导体基板161的表面露出的表面区域，且沿远离半导体基板161的正面的方向从半导体基板161的正面突出。
现有技术文献
专利文献
专利文献1：日本专利第5546759号公报
专利文献2：日本特开2008-282972号公报
专利文献3：日本特开2003-158259号公报
专利文献4：日本专利第4291875号公报
专利文献5：日本特开平成1-020616号公报
专利文献6：日本特开2017-175115号公报
专利文献7：日本特开2005-276978号公报
非专利文献
非专利文献1：N.Kiritani及另外7人，在4H-SiC纵向MOSFET的源极/P阱/栅极上同时形成单一材料欧姆接触(Single Material Ohmic Contacts Simultaneously Formedon the Source/P-well/Gate of 4H-SiC VerticalMOSFETs)，材料科学论坛(MaterialsScience Forum)，瑞士(Swizerland)，跨技术出版社(Trans Tech Publications)，2003年，第433卷-第436卷，pp.669-672
发明内容
技术问题
然而，即使为了提高上述以往的碳化硅半导体装置140’(JBS结构的碳化硅二极管：参照图33、图34)的浪涌电流耐量，而在半导体基板130与肖特基电极(钛膜131)之间设置仅与p型区113接触的欧姆电极，但在欧姆电极为镍硅化物膜的情况下，无法充分降低p型区113与欧姆电极之间的接触电阻，因此，也无法得到浪涌电流耐量的预定设计值。
在为了降低p型区113与欧姆电极之间的接触电阻，而增大p型区113与欧姆电极之间的结面积的情况下，如果将有源区110保持在相同的表面积，则越增大p型区113与欧姆电极之间的结面积，n-型漂移区112与肖特基电极之间的结面积就变得越小。因此，在正向偏置时从n-型漂移区112朝向肖特基电极的电子电流量变少，难以进行低正向电压(Vf)化。
因此，为了将p型区113与欧姆电极的结面积设为为了达到预定的浪涌电流耐量所需的结面积，并且尽可能地增大n-型漂移区112与肖特基电极的结面积，可以仅在p型区113上形成欧姆电极，并在相邻的p型区113之间在n-型漂移区112的整个表面形成肖特基电极。此外，通过将欧姆电极的材料设为铝/镍的层叠膜，能够降低p型区113与欧姆电极之间的接触电阻。
然而，由于p型区113的宽度w101(参照图33)窄至数μm以下，因此难以控制蚀刻速率不同的两种金属(铝和镍)的层叠膜的图案化，如果考虑量产工艺的工艺裕度，则会成为以比p型区113的宽度w101窄的宽度形成欧姆电极。因此，产生p型区113与肖特基电极接触而未降低接触电阻的无效区域，并且无法获得用于增大浪涌电流的抽出量的足够的特性。
在上述专利文献2所记载的技术中，通过光刻和蚀刻对金属膜进行图案化而残留成为欧姆电极133’(参照图35)的部分。因此，工序增多而导致成本增加。另外，由于只能以蚀刻的最小加工尺寸来对金属膜进行图案化，因此，不适于微细化。在无法进行微细化的情况下，由于在半导体基板130的面内的肖特基电极的结面积减小，所以如上所述低正向电压化下降。
虽然在上述专利文献7所记载的技术中，如上所述以层间绝缘膜163为掩模而在层间绝缘膜163的接触孔163a内自对准地形成微细图案的欧姆电极164，但经确认高浓度杂质区162与欧姆电极164之间的接触电阻并没有充分变低。另外，经确认如果将上述专利文献2、7中记载的那样的通常的自对准技术应用于以铝膜和镍膜的层叠膜为材料的情况，则会产生以下问题。
例如，以仅在p型区113上形成欧姆电极133’的情况为例进行说明。图30是示出以往的欧姆电极的形成过程中的状态的说明图。图31是将以往的欧姆电极的状态放大而示出的说明图。图30、图31中，在上部示意性地示出通过扫描型电子显微镜(SEM：ScanningElectron Microscope)来观察欧姆电极133’而得到的状态，在下部示出欧姆电极133’附近的截面图。
如图30所示，在半导体基板130的正面上形成覆盖相邻的p型区113之间的n-型漂移区112的氧化膜掩模171。接下来，在氧化膜掩模171上以在氧化膜掩模171的开口部171a内与p型区113接触的方式形成金属材料膜172。然后，通过热处理使金属材料膜172和半导体基板130发生反应而进行硅化物化，并形成成为欧姆电极133’的镍硅化物膜。
在金属材料膜172为铝膜和镍膜的层叠膜的情况下，在用于使金属材料膜172与半导体基板130之间的接触部位硅化物化的热处理时，金属材料膜172中的铝原子侵入氧化膜掩模171内而发生反应，并在氧化膜掩模171内生成生成物134。经确认该生成物134在器件完成之后也残留在半导体基板130与肖特基电极131’之间(参照图31)，并成为漏电流源。
本发明为了解决上述现有技术的问题，其目的在于提供一种作为混合有肖特基结和pn结而成的JBS结构的碳化硅二极管，能够维持SBD结构的低正向电压，并且提高浪涌电流耐量的碳化硅半导体装置及碳化硅半导体装置的制造方法。
技术方案
为了解决上述课题，实现本发明的目的，本发明的碳化硅半导体装置的制造方法是在由碳化硅构成的半导体基板具备有源区、包围所述有源区的周围的终端区、在所述终端区中设置在所述半导体基板的第一主面上的氧化膜、以及设置在所述有源区与所述氧化膜之间的连接区域的碳化硅半导体装置的制造方法，具有如下特征。进行在所述半导体基板的内部形成构成所述半导体基板的第一主面的第一导电型区的第一工序。进行在所述有源区中，在所述第一导电型区的位于所述半导体基板的第一主面侧的表面区域选择性地形成第一个第二导电型区的第二工序。
进行在所述连接区域的整个区域中，在所述第一导电型区的位于所述半导体基板的第一主面侧的表面区域形成第二个第二导电型区的第三工序。进行在所述半导体基板的第一主面形成覆盖所述第一导电型区、所述第一个第二导电型区和所述第二个第二导电型区的所述氧化膜的第四工序。进行选择性地去除所述氧化膜而在所述氧化膜形成将所述第一个第二导电型区露出的第一开口部、和将所述连接区域中的所述第二个第二导电型区露出的第二开口部的第五工序。
进行依次层叠含有铝的金属膜和镍膜而形成金属材料膜的第六工序，该金属材料膜在所述氧化膜的所述第一开口部和所述第二开口部中与所述半导体基板的第一主面接触。进行通过第一热处理使所述金属材料膜与所述半导体基板发生反应，在所述半导体基板的位于所述氧化膜的所述第一开口部和所述第二开口部中的第一主面上以所述氧化膜为掩模而自对准地生成化合物层的第七工序。进行在所述第七工序之后，去除所述金属材料膜的除了所述化合物层之外的剩余部分的第八工序。
进行在所述第八工序之后，通过比所述第一热处理更高温度的第二热处理，在所述化合物层的内部生成镍硅化物，而形成与所述半导体基板进行欧姆接合的镍硅化物膜的第九工序。进行在所述第九工序之后，去除所述氧化膜的在所述有源区的部分而形成将所述第一开口部和所述第二开口部全部连接而成的接触孔的第十工序。进行在所述接触孔的内部，在所述半导体基板的第一主面上依次层叠与所述第一导电型区接触而与所述第一导电型区进行肖特基接合的钛膜和含有铝的金属电极膜，从而形成第一电极的第十一工序。进行在所述半导体基板的第二主面形成第二电极的第十二工序。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在所述第五工序中，通过干蚀刻来选择性地去除所述氧化膜而在所述氧化膜形成所述第一开口部和所述第二开口部。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，所述金属膜为铝膜。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在所述第七工序中，将所述第一热处理的温度设为400℃以上且550℃以下。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，所述金属膜为铝硅膜。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在所述第七工序中，将所述第一热处理的温度设为400℃以上且800℃以下。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，所述铝硅膜的厚度为5nm以上且300nm以下。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，所述铝硅膜的硅浓度为0.1wt％以上且3wt％以下。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在所述第九工序中，将所述第二热处理的温度设为900℃以上且1050℃以下。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，所述第十工序包括：形成从所述氧化膜的所述第二开口部的外侧的侧壁起覆盖外侧的部分的抗蚀剂掩模的工序；以及以所述抗蚀剂掩模为掩模，通过湿蚀刻去除所述氧化膜的在所述有源区的部分的工序。
此外，为了解决上述课题，实现本发明的目的，本发明的碳化硅半导体装置具有如下特征。在由碳化硅构成的半导体基板设置有有源区和包围所述有源区的周围的终端区。在所述终端区中在所述半导体基板的第一主面上设置有氧化膜。连接区域设置于所述有源区与所述氧化膜之间。在所述半导体基板的内部，设置有在所述半导体基板的第一主面露出的第一导电型区。在所述有源区中，在所述半导体基板的第一主面与所述第一导电型区之间，以与所述第一导电型区接触的方式选择性地设置有第一个第二导电型区。在所述连接区域的整个区域中在所述半导体基板的第一主面与所述第一导电型区之间，设置有与所述第一导电型区接触的第二个第二导电型区。
第一硅化物膜与所述第一个第二导电型区进行欧姆接合。第二硅化物膜与所述氧化膜的内侧的端部接触，并与所述第二个第二导电型区进行欧姆接合。第一电极是将钛膜、和含有铝的金属电极膜依次层叠于所述半导体基板的第一主面上而成。所述钛膜与所述第一硅化物膜、所述第二硅化物膜和所述第一导电型区接触而与所述第一硅化物膜和所述第二硅化物膜连接，并与所述第一导电型区进行肖特基接合。第二电极设置于所述半导体基板的第二主面。
此外，本发明的碳化硅半导体装置的特征在于，所述第一硅化物膜含有镍、硅和铝。
此外，本发明的碳化硅半导体装置的特征在于，所述第一硅化物膜含有碳。
此外，本发明的碳化硅半导体装置的特征在于，所述第二硅化物膜含有镍、硅和铝。
此外，本发明的碳化硅半导体装置的特征在于，所述第二硅化物膜含有碳。
技术效果
根据本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法，作为混合有肖特基结和pn结而成的JBS结构的碳化硅二极管，不仅在有源区，还能够在边缘终端区的连接区域的整个区域形成低电阻的欧姆电极，因此，具有能够在维持SBD结构的低正向电压的同时，提高浪涌电流耐量这样的效果。
附图说明
图1是示出从半导体基板的正面侧观察实施方式1的碳化硅半导体装置而得到的布局的俯视图。
图2是示出从半导体基板的正面侧观察实施方式1的碳化硅半导体装置而得到的布局的俯视图。
图3是示出图2的剖切线A-A’处的截面结构的截面图。
图4是示出实施方式1的碳化硅半导体装置的制造方法的概要的流程图。
图5是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图6是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图7是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图8是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图9是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图10是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图11是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图12是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图13是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图14是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图15是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图16是示意性地示出实施方式1的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。
图17是示意性地示出实施方式1的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。
图18是示意性地示出实施方式1的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。
图19是示意性地示出参考例1的正面电极的制造过程中的状态的截面图。
图20是示出从半导体基板的正面侧观察实施方式3的碳化硅半导体装置而得到的布局的一例的俯视图。
图21是示出从半导体基板的正面侧观察实施方式3的碳化硅半导体装置而得到的布局的一例的俯视图。
图22是示意性地示出观察实施例1的欧姆结附近而得到的状态的截面图。
图23是示意性地示出观察参考例1的欧姆结附近而得到的状态的截面图。
图24是将图22的一部分放大而示出的截面图。
图25是示意性地示出参考例2的正面电极的形成过程中的状态的截面图。
图26是示意性地示出参考例2的正面电极的形成过程中的状态的截面图。
图27是示意性地示出观察参考例2的正面电极的结构而得到的状态的截面图。
图28是示意性地示出观察参考例2的正面电极的结构而得到的状态的截面图。
图29是示出实施例2的欧姆结面积与浪涌电流耐量之间的关系的特性图。
图30是示出以往的欧姆电极的形成过程中的状态的说明图。
图31是将以往的欧姆电极的状态放大而示出的说明图。
图32是示出从半导体基板的正面侧观察以往的碳化硅半导体装置而得到的状态的俯视图。
图33是示出从半导体基板的正面侧观察以往的碳化硅半导体装置的另一例而得到的状态的俯视图。
图34是示出图33的剖切线AA-AA’处的截面结构的截面图。
图35是示出以往的碳化硅半导体装置的另一例的截面图。
图36是示出通过以往的碳化硅半导体装置的制造方法而自对准地形成的欧姆电极的一例的截面图。
符号说明
10：有源区
11：n+型起始基板
12：n-型漂移区
13、72、74：构成JBS结构的p型区
14：正面电极
15：场氧化膜
15’：氧化膜(氧化膜掩模)中的在有源区中覆盖n-型漂移区的部分
15a：场氧化膜的接触孔
16：热氧化膜
17：沉积氧化膜
18：钝化膜
18a：钝化膜的开口部
19：背面电极
20：边缘终端区
20a：边缘终端区的连接区域
21：场限环(FLR)
22：构成JTE结构的p-型区
23：构成JTE结构的p--型区
24：n+型沟道截断区
30、30’：半导体基板
31：钛膜
32：铝合金膜
33(33a、33b)：镍硅化物膜(第一镍硅化物膜、第二镍硅化物膜)
34：剩余碳
40：碳化硅半导体装置
41：键合焊盘
42：键合焊盘与引线之间的接合部
50：碳保护膜
51：氧化膜(氧化膜掩模)
51a、51b：氧化膜(氧化膜掩模)的开口部
52、52’：金属材料膜
53：铝膜
53’：硅膜
54、54’：镍膜
55：铝-镍-硅(Al-Ni-Si)化合物
56：铝镍化合物
57：抗蚀剂膜
61～64：热扩散
70、70’：碳化硅半导体装置
71、73：p型区
w1：构成JBS结构的p型区的宽度
w2a：第一镍硅化物膜的宽度
w2b：第二镍硅化物膜的宽度
w3：边缘终端区的连接区域的宽度
具体实施方式
以下，参照附图，对本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法的优选实施方式进行详细说明。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或者空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。应予说明，在密勒指数的标记中，“-”表示标记于紧随其后的指数的横线，通过在指数之前标记“-”来表示负的指数。
(实施方式1)
对实施方式1的碳化硅半导体装置的结构进行说明。图1、图2是示出从半导体基板的正面侧观察实施方式1的碳化硅半导体装置而得到的布局的俯视图。图1中示出构成JBS结构的p型区(第一个第二导电型区)13的布局的一例。图2中图示出由碳化硅(SiC)构成的半导体基板(半导体芯片)30的正面上的各部分中的键合焊盘41的布局的一例。
图1、图2所示的实施方式1的碳化硅半导体装置40是如下的碳化硅二极管：在有源区10中，在半导体基板30的正面侧混合有由正面电极(第1电极)14(参照图3)与n-型漂移区(第一导电型区)12的肖特基结构成的SBD结构和由p型区13与n-型漂移区12的pn结构成的JBS结构。
n-型漂移区12和p型区13以大致相同的图案大致均等地配置在有源区10的面内。n-型漂移区12和p型区13例如被配置为沿与半导体基板30的正面平行的同一方向延伸的条纹状，并且在与条纹状地延伸的长边方向正交的短边方向上以彼此接触的方式交替地重复配置。n-型漂移区12在相邻的p型区13之间在半导体基板30的正面露出。
有源区10是在碳化硅二极管为导通状态时流通有电流的区域。有源区10例如具有大致矩形的平面形状，并且配置在半导体基板30的大致中央。边缘终端区20是有源区10与半导体基板30的端部之间的区域，并且包围有源区10的周围。边缘端部区20是缓和n-型漂移区12的半导体基板30正面侧的电场并保持耐压的区域。耐压是指不引起元件误动作和/或破坏的极限的电压。
在边缘终端区20配置有结终端扩展(JTE：Junction Termination Extension)结构等耐压结构(参照图3)。JTE结构是以随着从内侧(半导体基板30的中央侧)向外侧(半导体基板30的端部侧)远离而配置杂质浓度低的p型区的方式，将杂质浓度不同的多个p型区(图3的符号22、23)以包围有源区10的周围的大致矩形的平面形状配置成以有源区10的中央为基准的同心圆状的耐压结构。
此外，在边缘终端区20的连接区域20a(参照图3)配置有场限环(FLR：FieldLimiting Ring(第二个第二导电型区))21。FLR21是以大致矩形包围有源区10的周围的p+型区，并从边缘终端区20的连接区域20a向外侧延伸而与后述的p-型区22(参照图3)接触。FLR21也可以在p型区13以条纹状延伸的长边方向上与p型区13接触。
边缘终端区20的连接区域20a是有源区10与后述的场氧化膜15之间的区域，包围有源区10的周围，且将有源区10与边缘终端区20的耐压结构部连接。边缘终端区20的耐压结构部是边缘终端区20中的从后述的场氧化膜15的内侧端部到半导体基板的端部(芯片端部)为止的部分，配置有JTE结构和/或n+型沟道截断区24(参照图3)等预定的耐压结构。
正面电极14(参照图3)在有源区10设置在半导体基板30的正面上。正面电极14与n-型漂移区12和p型区13接触而与n-型漂移区12和p型区13电连接。在半导体基板30的正面上设置有钝化膜18(参照图3)。钝化膜18作为保护半导体基板30的正面侧的元件结构和正面电极14的保护膜而发挥功能。
在钝化膜18设置有将正面电极14的一部分露出的开口部18a。正面电极14的在钝化膜18的开口部18a露出的部分作为键合焊盘41而发挥功能。键合焊盘41例如配置在半导体基板30的中央。在向键合焊盘41提供电流的情况下，在键合焊盘41键合(接合)有作为最常见的布线连接的省略图示的铝(Al)线。
图2中以圆形的平面形状示出键合焊盘41与铝线(未图示)之间的接合部42。例如在将直径500μm的铝线接合到键合焊盘41的情况下，键合焊盘41与铝线的接合部42需要设想约1mm见方程度的表面积。其理由在于，根据碳化硅二极管的耐压等级不同，在半导体基板30的面内施加浪涌电压时沿正向流动的浪涌电流的流动方式不同。
键合焊盘41优选配置在半导体基板30的中央，但是如上所述由于n-型漂移区12和p型区13在有源区10的面内以大致相同的图案大致均等地配置，因此即使键合焊盘41不配置在半导体基板30的中央，也不会对电气特性产生不良影响。因此，引线键合的自由度高。
接下来，对实施方式1的碳化硅半导体装置40的截面结构进行说明。图3是示出图2的剖切线A-A’处的截面结构的截面图。如上所述，实施方式1的碳化硅半导体装置40在由碳化硅构成的半导体基板30的有源区10具备碳化硅二极管的SBD结构和JBS结构，并且在边缘终端区20具备作为耐压结构的JTE结构。
半导体基板30是在由碳化硅构成的n+型起始基板11的正面上层叠成为n-型漂移区12的n-型外延层而成的外延基板。n+型起始基板11是n+型阴极区。半导体基板30将n-型漂移区12侧的主面(成为n-型漂移区12的n-型外延层的表面)作为正面，并将n+型起始基板11侧的主面(n+型起始基板11的背面)作为背面。
在有源区10中，在半导体基板30的正面侧的表面区域选择性地设置有构成JBS结构的一个以上的p型区13。p型区13设置在半导体基板30的正面与n-型漂移区12之间。p型区13在半导体基板30的正面露出且与n-型漂移区12接触。
在边缘终端区20中，在半导体基板30的正面侧的表面区域分别选择性地设置有FLR21、构成JTE结构的一个以上的p型区(这里为两个：p-型区22和p--型区23)以及n+型沟道截断区24。FLR21设置在边缘终端区20的连接区域20a的整个区域，并且从连接区域20a向外侧延伸而与p-型区22接触。比FLR21更靠内侧的区域为有源区10。
p-型区22以与边缘终端区20的连接区域20a分开的方式设置在FLR21的外侧，并与FLR21邻接。p--型区23设置在p-型区22的外侧，并与p-型区22邻接。n+型沟道截断区24以与p--型区23分开的方式设置在比p--型区23更靠外侧的位置。n+型沟道截断区24在半导体基板30的端部(芯片端部)露出。
FLR21、p-型区22、p--型区23和n+型沟道截断区24设置在半导体基板30的正面与n-型漂移区12之间。FLR21、p-型区22、p--型区23和n+型沟道截断区24在半导体基板30的正面露出且与n-型漂移区12接触。FLR21、p-型区22、p--型区23和n+型沟道截断区24的深度例如可以与p型区13的深度相同。
半导体基板30的正面被场氧化膜15所覆盖。场氧化膜15例如可以是依次层叠热氧化膜16与沉积氧化膜17而成的层叠膜。热氧化膜16能够提高半导体基板30与场氧化膜15之间的紧密贴合性。由于场氧化膜15包括沉积氧化膜17，因此与将场氧化膜15全部设为热氧化膜16的情况相比，能够以更短时间形成场氧化膜15。
在场氧化膜15设置有将有源区10中的半导体基板30的正面的大致整个面露出的接触孔15a。场氧化膜15的接触孔15a的侧壁(场氧化膜15的内侧的侧面)例如与半导体基板30的正面大致正交。场氧化膜15的接触孔15a设置在从有源区10到边缘终端区20的连接区域20a为止的整个区域。
在场氧化膜15的接触孔15a将有源区10中的n-型漂移区12和p型区13以及边缘终端区20中的FLR21的内侧的部分露出。在场氧化膜15的接触孔15a的内部，在半导体基板30的正面上，沿着半导体基板30的正面设置有作为阳极电极发挥功能的正面电极14。
正面电极14具有依次层叠钛膜31和铝合金膜(包含铝的金属电极膜)32而成的层叠结构。除此之外，正面电极14还具有选择性地设置在半导体基板30正面与钛膜31之间的最下层的镍硅化物(NiSi)膜33(33a、33b)。镍硅化物膜33含有铝。镍硅化物膜33也可以含有碳(C)。正面电极14可以在场氧化膜15上向外侧延伸。
钛膜31在接触孔15a的内部设置在半导体基板30的整个正面，并与n-型漂移区12接触。钛膜31的与n-型漂移区12的接合部位是形成与n-型漂移区12的肖特基结的肖特基电极。钛膜31可以在场氧化膜15上向外侧延伸，并终止于例如在深度方向上与FLR21对置的位置。
铝合金膜32覆盖钛膜31的整个面，与钛膜31电连接，且通过钛膜31与镍硅化物膜33电连接。铝合金膜32可以在场氧化膜15上延伸到比钛膜31更靠外侧的位置，并终止于例如在深度方向上与p-型区22对置的位置。铝合金膜32例如是铝硅(AlSi)膜。也可以设置铝膜来代替铝合金膜32。
镍硅化物膜33具有设置在p型区13与钛膜31之间的第一镍硅化物膜33a、以及设置在FLR21与钛膜31之间的第二镍硅化物膜33b。第一镍硅化物膜33a是与p型区13进行欧姆接合的欧姆电极。第一镍硅化物膜33a具有使在施加浪涌电压时在半导体基板30内产生而沿正向流通的浪涌电流被从半导体基板30内向正面电极14抽出的电流量(抽出量)增大而提高浪涌电流耐量的功能。
如后所述，第一镍硅化物膜33a通过在p型区13与沉积在半导体基板30的正面上的金属材料膜52(参照图10)之间的接触部位利用热处理使半导体基板30的表面区域与金属材料膜52发生反应而形成。因此，第一镍硅化物膜33a设置在半导体基板30的正面的表面区域，在深度方向上与p型区13接触，并且在远离半导体基板30的正面的方向上从半导体基板30的正面突出。
第一镍硅化物膜33a的宽度w2a优选与例如p型区13的宽度w1大致相同。通过使第一镍硅化物膜33a的宽度w2a与p型区13的宽度w1相同，从而使p型区13不在半导体基板30的正面露出。因此，由于未形成p型区13与钛膜31之间的高电阻的肖特基结，因此与p型区13在半导体基板30的正面露出的情况相比，能够实现碳化硅二极管的低正向电压(Vf)化。
第一镍硅化物膜33a的宽度w2a可以比p型区13的宽度w1窄。通过使第一镍硅化物膜33a的宽度w2a比p型区13的宽度w1窄，从而能够获得用于提高形成第一镍硅化物膜33a时所使用的掩模(后述的场氧化膜15的剩余部分：参照图10)的位置对齐精度的设计裕度。由此，能够位置精度良好地将第一镍硅化物膜33a配置在深度方向上与p型区13对置的位置。
第二镍硅化物膜33b是与FLR21进行欧姆接合的欧姆电极。第二镍硅化物膜33b设置在FLR21的位于边缘终端区20的连接区域20a中的表面的几乎整个面。第二镍硅化物膜33b在场氧化膜15的侧壁与场氧化膜15接触。与第一镍硅化物膜33a同样地，第二镍硅化物膜33b具有使浪涌电流的抽出量增大而提高浪涌电流耐量的功能。
通过设置第二镍硅化物膜33b，从而能够在边缘终端区20的连接区域20a配置具有与第一镍硅化物膜33a相同的功能的欧姆电极。由此，即使在芯片尺寸(与半导体基板30的正面平行的平面尺寸)变小的情况下，也能够利用第一镍硅化物膜33a和第二镍硅化物膜33b与半导体基板30的总结面积来充分确保获得预定的浪涌电流耐量所需的量的、正面电极14与半导体基板30之间的欧姆结面积。
此外，通过使第二镍硅化物膜33b向外侧延伸至与场氧化膜15接触的位置，从而能够使FLR21与第二镍硅化物膜33b之间的欧姆结面积最大。由此，第二镍硅化物膜33b的宽度w2b变得与边缘终端区20的连接区域20a的宽度w3大致相同，并如上所述，能够将第二镍硅化物膜33b设置在FLR21的位于边缘终端区20的连接区域20a中的表面的几乎整个面。
此外，通过使第二镍硅化物膜33b的宽度w2b变得与边缘端部区20的连接区域20a的宽度w3大致相同，从而与第一镍硅化物膜33a的宽度w2a与p型区13的宽度w1大致相同的情况同样地，能够实现碳化硅二极管的低正向电压化。第二镍硅化物膜33b的宽度w2b可以比例如边缘终端区20的连接区域20a的宽度w3窄。其理由与第一镍硅化物膜33a的宽度w2a可以比p型区13的宽度w1窄的理由相同。
如后所述，第二镍硅化物膜33b通过在FLR21与沉积在半导体基板30的正面上的金属材料膜52之间的接触部位利用热处理使半导体基板30与金属材料膜52发生反应而形成。第二镍硅化物膜33b设置在半导体基板30的正面的表面区域，在深度方向上与FLR21接触，并且在远离半导体基板30的正面的方向上从半导体基板30的正面突出。
半导体基板30的正面的除了与正面电极14接触的部分以外的部分被场氧化膜15所覆盖。在半导体基板30的正面的最表面，设置有由聚酰亚胺构成的钝化膜18。这里，可以在n+型沟道截断区24的上部设置与n+型沟道截断区24接触并电连接的沟道截断电极。沟道截断电极可以是与例如铝合金膜32同时形成的铝合金膜。
钝化膜18是保护正面电极14和场氧化膜15的保护膜。钝化膜18在有源区10设置有将铝合金膜32的一部分露出的开口部18a。正面电极14的在钝化膜18的开口部18a露出的部分作为键合焊盘41而发挥功能。在半导体基板30的背面(n+型起始基板11的背面)的整个面设置有背面电极(第二电极)19，并与n+型起始基板11电连接。
接下来，对实施方式1的碳化硅半导体装置40的制造方法进行说明。图4是示出实施方式1的碳化硅半导体装置的制造方法的概要的流程图。图5至图15是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。图16至图18是示意性地示出实施方式1的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。图19是示意性地示出参考例1的正面电极的制造过程中的状态的截面图。
首先，如图5所示，作为n+型起始基板(半导体晶片)11，准备掺杂有例如1×1016/cm3左右的氮(N)的碳化硅的四层周期六方晶(4H-SiC)基板。n+型起始基板11的正面可以相对于例如(0001)面具有4°左右的偏移角。接下来，在n+型起始基板11的正面上生长成为n-型漂移区12的掺杂有例如1.8×1016/cm3左右的氮的n-型外延层(第一工序)。
成为n+型阴极区的n+型起始基板11的厚度可以是例如350μm左右。成为n-型漂移区12的n-型外延层的厚度可以是例如6μm左右。通过到此为止的工序，制作在n+型起始基板11的正面上层叠有成为n-型漂移区12的n-型外延层的半导体基板(半导体晶片)30。如上所述，半导体基板30以n-型漂移区12侧的主面为正面，并以n+型起始基板11侧的主面为背面。
接着，如图6所示，通过光刻和铝等p型杂质的第一离子注入，在有源区10(参照图1、图3)中在半导体基板30的正面的表面区域，分别选择性地形成构成JBS结构的一个以上的p型区13和FLR21(步骤S1(其1)：第2工序、第3工序)。在图6中，简化地以比图1少的数量(在此为3个)图示出p型区13(在图7～图15中也同样)。多个p型区13例如以2μm左右的间隔等间隔地配置在与半导体基板30的正面平行的方向上。
此时，一边在例如500℃左右的温度下将半导体基板30加热，一边从半导体基板30的正面对n-型外延层(n-型漂移区12)进行第一离子注入。在该第一离子注入中，例如，以使得从半导体基板30的正面至500nm的深度为止的箱形轮廓(Box profile)的杂质浓度为2×1019/cm3左右的方式，以30keV以上且350keV以下程度的范围内的不同的加速能量，分多个阶段进行p型杂质的离子注入。
接着，如图7所示，在不同的条件下反复进行以光刻和杂质的第2离子注入为一组的工序，在边缘终端区20(参照图3)中，在半导体基板30的正面的表面区域，分别选择性地形成构成JTE结构的p型区(p-型区22和p--型区23)和n+型沟道截断区24(参照图3)(步骤S1(其2))。该第二离子注入例如与第一离子注入相同，以使得杂质浓度分布成为箱形轮廓的方式分多个阶段进行。
接下来，如图8所示，在利用例如碳(C)保护膜50覆盖半导体基板30的整个正面而进行保护之后，通过热处理使经第一离子注入和第二离子注入的杂质活化(步骤S2)。在步骤S2的处理中，例如，将半导体基板30插入到热处理装置的处理炉内，在将处理炉内的气氛吸引(抽真空)达到1×10-2Pa以下程度的压力之后，在处理炉内导入氩(Ar)气，在1×105Pa左右的压力的气氛中进行5分钟左右的1700℃左右的温度的热处理。
接着，如图9所示，例如使用灰化处理(灰化)装置，通过灰化来去除碳保护膜50。例如，使用反应性离子蚀刻(RIE：Reactive Ion Etching)装置作为灰化装置。在将RIE装置的处理炉内设为6Pa左右的压力的氧(O2)气气氛下之后，通过在施加500W左右的高频(RF：Radio Frequency)电力而进行了等离子体化的氧气气氛下的5分钟左右的灰化来去除碳保护膜50。
接下来，如图10所示，在半导体基板30的整个正面形成氧化膜51(步骤S3：第四工序)。接下来，通过光刻和蚀刻选择性地去除氧化膜51而形成开口部(第一开口部、第二开口部)51a、51b(步骤S4：第五工序)。在步骤S4的处理中，在氧化膜51形成分别将不同的p型区13露出的多个开口部51a、以及呈包围有源区10的周围的大致矩形地将FLR21的内侧的部分露出的一个开口部51b。
通过该步骤S4的处理，将氧化膜51中的在有源区10中覆盖n-型漂移区12的部分15’和在边缘端部区20中成为场氧化膜15的部分残留。在步骤S4的处理后，氧化膜51包括成为场氧化膜15的部分而全部成为在后述工序中用于形成镍硅化物膜33的氧化膜掩模。氧化膜51中的在有源区10中覆盖n-型漂移区12的部分15’不残留在产品中。
即，在步骤S4的处理中，同时形成场氧化膜15和用于形成镍硅化物膜33的氧化膜掩模。因此，氧化膜51具有与场氧化膜15相同的层叠结构。具体地说，氧化膜51是依次层叠有基于例如热氧化法和化学气相沉积(CVD：Chemical Vapor Deposition)法的热氧化膜16和沉积氧化膜17(参照图3)且厚度为500nm左右的层叠氧化膜。
步骤S4的处理可以利用尺寸精度高的干蚀刻来进行。由此，能够尺寸精度良好地使p型区13和FLR21露出。此外，氧化膜51的开口部51b的外侧的侧壁成为场氧化膜15的接触孔15a的侧壁。因此，通过利用干蚀刻来进行步骤S4的处理，从而能够尺寸精度良好地形成场氧化膜15的接触孔15a。
接下来，通过例如溅射法，从氧化膜51的表面遍及到半导体基板30的位于氧化膜51的开口部51a、51b内的正面(表面)而在该表面上形成金属材料膜52(步骤S5：第六工序)。金属材料膜52是依次层叠有铝膜(含有铝的金属膜)53和镍膜54的层叠金属膜(图16)。在图10中，将铝膜53和镍膜54一块作为1层金属材料膜52进行图示。
镍膜54是在后述的步骤S6的热处理时防止铝膜53熔融的覆盖膜(Cap film)，例如具有50nm左右的厚度t2。使用覆盖膜是因为，在不使用覆盖膜的情况下，因步骤S6的热处理而熔融的铝膜53变为粒状而成为部分与半导体基板30接触的状态。在此情况下，无法遍及半导体基板30的整个正面而均匀地形成后述的Al-Ni-Si化合物(化合物层)55。
此后，通过利用热处理对金属材料膜52进行第一烧结(Sintering)(步骤S6：第七工序)，从而在氧化膜51的开口部51a、51b内生成铝-镍-硅(Al-Ni-Si)化合物55(参照图11)。对于该利用热处理(第一烧结)来生成Al-Ni-Si化合物55的机制将使用图16至图18进行详细说明。
图16中仅示出了氧化膜51的开口部51a、51b内的金属材料膜52与半导体基板30之间的接触部位，并省略了其他各部分的图示(在图17和图18中也是同样)。虽然图16中示出氧化膜51的一个开口部(51a、51b)内的状态，但在氧化膜51的所有开口部51a、51b内均为与图16所示的状态相同的状态。铝膜53的厚度t1可以设为例如20nm，镍膜54的厚度t2可以设为例如50nm。
通过步骤S6的热处理，在氧化膜51的开口部51a、51b内在金属材料膜52与半导体基板30之间的接触部位，半导体基板30中的硅原子向铝膜53内进行热扩散61。铝膜53中的铝原子向镍膜54内进行热扩散62。镍膜54中的镍原子向铝膜53内和半导体基板30内进行热扩散63(图17)。
通过铝原子向镍膜54内的热扩散62和镍原子向铝膜53内的热扩散63，在半导体基板30的位于氧化膜51的开口部51a、51b内的正面上和氧化膜51的表面上生成铝镍(AlNi)化合物56。进一步地，通过该铝镍化合物56与半导体基板30之间的反应，在金属材料膜52与半导体基板30之间的接触部位生成Al-Ni-Si化合物55(图18)。
Al-Ni-Si化合物55是作为通过离子注入形成的扩散区域的p型区13和FLR21的从半导体基板30的正面起到深度为20nm～30nm程度的较浅深度位置的低杂质浓度的部分与金属材料膜52发生反应而生成。因此，包含Al-Ni-Si化合物55的化合物层以在氧化膜51的开口部51a、51b内沿深度方向陷入半导体基板30的内部的方式以氧化膜51为掩模而自对准地形成。
此外，Al-Ni-Si化合物55与形成有其自身的p型区13或形成有其自身的FLR21的存在于距离半导体基板30的正面比上述低杂质浓度的部分深的深度位置的杂质浓度比该低杂质浓度的部分高的高杂质浓度的部分接触。Al-Ni-Si化合物55与p型区13或FLR21内的该高杂质浓度的部分形成低电阻的欧姆结。
在Al-Ni-Si化合物55的内部，通过Al-Ni-Si化合物55与半导体基板30之间的硅化物化反应而在半导体基板30中剩余的碳(C)(以下，称为剩余碳)可以以不成为层状的程度析出。剩余碳是通过上述硅化物化反应而消耗半导体基板30中的硅原子，从而在半导体基板30中剩余的碳原子。具体地，在Al-Ni-Si化合物55的内部剩余碳可以呈粒状析出并分布。
考虑到化学反应的均匀性，步骤S6的热处理时间可以为例如2分钟以上，考虑到产品的批量生产性，步骤S6的热处理时间可以为例如1小时以下的程度。步骤S6的热处理温度优选为例如400℃以上且550℃以下的程度。其理由如下。是因为在步骤S6的热处理温度超过550℃的情况下，铝膜53中的铝原子侵入氧化硅(SiO2)膜即氧化膜51内而发生反应，并如后所述地在氧化膜51内生成生成物。在该生成物残留在场氧化膜15的情况下，在反向偏置时会成为漏电不良的原因。
并且是因为，在步骤S6的热处理温度小于400℃的情况下，由于半导体基板30与金属材料膜52不发生上述反应，因此导致不使用金属材料膜52而在之后的步骤S7的处理中去除所有的金属材料膜52。此外，在步骤S6的热处理温度小于600℃的情况下，铝膜53中的铝原子不会向半导体基板30内热扩散。步骤S6的热处理优选利用例如容易均匀地管控热处理温度的热处理炉来进行。温度均匀是指在包括由工艺的偏差所允许的误差的范围内为大致相同的温度。以上是与第一烧结有关的详细说明。
接着，如图12所示，去除氧化膜51上以及氧化膜51的开口部51a、51b内的剩余的金属(剩余部分)(步骤S7：第八工序)。剩余的金属是从金属材料膜52生成的除镍硅化物膜33之外的金属，具体地，是对镍硅化物膜33的生成没有贡献的铝镍化合物56。在步骤S7的处理中，通过使用了例如磷酸硝酸乙酸的湿蚀刻来对半导体基板30的整个正面进行蚀刻。通过步骤S7的处理，在氧化膜51的各开口部51a和51b内分别残留Al-Ni-Si化合物55。
接下来，如图13所示，通过热处理对Al-Ni-Si化合物55进行第二烧结(步骤S8：第九工序)。通过步骤S8的热处理，在Al-Ni-Si化合物55内生成镍硅化物，而使Al-Ni-Si化合物55成为与半导体基板30进行欧姆接合的镍硅化物膜33。由此，在氧化膜51的各开口部51a和51b内分别以氧化膜51为掩模而自对准地形成与半导体基板30进行欧姆接合的镍硅化物膜33。
步骤S8的热处理时间例如可以与步骤S6的热处理时间相同。步骤S8的热处理温度优选为在Al-Ni-Si化合物55内生成镍硅化物的例如900℃以上的程度，且为能够使用纵向型热处理炉而低成本地进行处理的例如1050℃以下的程度。步骤S8的热处理优选使用例如能够均匀地管控热处理温度的热处理炉来进行。
接着，如图14所示，通过光刻，形成使场氧化膜15的接触孔15a(参照图3)的形成区域开口而成的抗蚀剂膜57。接下来，以抗蚀剂膜57为掩模进行蚀刻，形成沿深度方向贯穿场氧化膜15的接触孔15a(参照图3)(步骤S9：第十工序)。在该步骤S9的处理中，仅残留氧化膜51中的成为场氧化膜15的部分。
在步骤S9的处理中，通过将氧化膜51中的在有源区10中覆盖n-型漂移区12的部分15’全部去除，并将氧化膜51的开口部51a和51b全部连接，从而使在步骤S4的处理中已经形成的接触孔15a显现出来。在该步骤S9的处理时，氧化膜51的开口部51b的外侧的侧壁整体被抗蚀剂膜57完全覆盖，因此，氧化膜51的开口部51b的外侧的侧壁不被蚀刻。
在场氧化膜15的接触孔15a将有源区10的整个表面和边缘终端区20的连接区域20a的整个表面露出。由此，在场氧化膜15的接触孔15a将所有的镍硅化物膜33(33a、33b)和n-型漂移区12的夹在相邻的镍硅化物膜33之间的部分露出。
在第一镍硅化物膜33a的宽度w2a和第二镍硅化物膜33b的宽度w2b分别小于p型区13的宽度w1和边缘终端区20的连接区域20a的宽度w3的情况下，在场氧化膜15的接触孔15a还将p型区13和FLR21的表面的未与镍硅化物膜33接合的部分露出。
步骤S9的处理优选通过湿蚀刻来进行。这是因为在通过干蚀刻进行步骤S9的处理的情况下，有可能在半导体基板30的正面残留由干蚀刻引起的等离子体损伤。即使通过湿蚀刻来进行步骤S9的处理，也能够尺寸精度良好地在场氧化膜15形成接触孔15a。其理由是因为在步骤S4的处理时，通过干蚀刻而尺寸精度良好地在氧化膜51形成的开口部51b的外侧的侧壁由场氧化膜15的接触孔15a的侧壁构成。
在步骤S4的处理中，将氧化膜51中的覆盖n-型漂移区12的部分15’和成为场氧化膜15的部分残留(参照图10)。因此，在步骤S4的处理之后，氧化膜51中的覆盖n-型漂移区12的部分15’成为残留在场氧化膜15的接触孔15a内的状态，氧化膜51的开口部51b的外侧的侧壁由场氧化膜15的接触孔15a的侧壁构成。氧化膜51的开口部51b的外侧的侧壁在步骤S9的处理时整体被抗蚀剂膜57完全覆盖，不被蚀刻。因此，步骤S4的处理以后，氧化膜51的开口部51b的外侧的侧壁的位置没有变化。
如此，场氧化膜15的接触孔15a的尺寸精度与通过干蚀刻形成的氧化膜51的开口部51b的尺寸精度相同，不依赖于步骤S9的处理中的湿蚀刻的尺寸精度。并且，步骤S4的处理以后，氧化膜51的开口部51b的外侧的侧壁的位置没有变化，因此，以氧化膜51为掩模而自对准地形成的第二镍硅化物膜33b在步骤S9的处理之后也维持在与氧化膜51的开口部51b的外侧的侧壁接触的状态。即，第二镍硅化物膜33b在步骤S9的处理之后，也维持在在接触孔15a的侧壁与场氧化膜15接触的状态。
例如，应用现有技术(例如上述专利文献2等)制作图19所示的以往的碳化硅半导体装置170。图19所示的以往的碳化硅半导体装置170是仅第二镍硅化物膜133b的配置与实施方式1的碳化硅半导体装置40不同的碳化硅二极管(以下，称为参考例1)。参考例1的除了第二镍硅化物膜133b以外的构成与实施方式1的碳化硅半导体装置40相同。在图19中，将实施方式1的碳化硅半导体装置40的对应的各部分的符号的百位分别设为1而标记于参考例1的各部分。
在参考例1中，需要将与FLR121进行欧姆接合的第二镍硅化物膜133b配置在远离场氧化膜115的位置。其理由如下。在参考例1中，在将金属材料膜172(参照图30、图31)进行图案化而分别选择性地残留在p型区113上和FLR121上之后，将金属材料膜172进行烧结而形成镍硅化物膜133。在此情况下，如果第二镍硅化物膜133b与场氧化膜115接触，则铝原子从金属材料膜172的铝膜中侵入场氧化膜115内而发生反应，并生成成为漏电流源的生成物(相当于图30、图31的符号134)。
以不生成该生成物的方式将第二镍硅化物膜133b配置为远离场氧化膜115。然而，在将第二镍硅化物膜133b配置为远离场氧化膜115的情况下，在形成第二镍硅化物膜133b时，得到用于将第二镍硅化物膜133b形成在远离场氧化膜115的位置的工艺裕度，并产生既不形成欧姆结也不形成肖特基结的无效区域120b。因此，无法在边缘终端区120的连接区域120a确保无效区域120b的表面积部分的足够的欧姆结面积。
另一方面，在实施方式1中，如上所述，能够以氧化膜51为掩模而自对准地形成第一镍硅化物膜33a和第二镍硅化物膜33b。因此，能够精度良好地将第一镍硅化物膜33a和第二镍硅化物膜33b分别形成在p型区13和FLR21的表面区域的几乎整个面。此外，能够将第二镍硅化物膜33b以与场氧化膜15接触的方式配置在边缘终端区20的连接区域20a的几乎整个区域，并且能够在边缘终端区20的连接区域20a中确保足够的欧姆结面积。
接着，如图15所示，通过例如溅射等物理气相沉积法(PVD：Physical VaporDeposition)，在从场氧化膜15的表面到半导体基板30的位于接触孔15a内的正面为止的整个面形成钛膜31。接下来，通过光刻和蚀刻，将钛膜31仅残留在接触孔15a内(步骤S10：第十一工序)。钛膜31的厚度例如可以为100nm左右。钛膜31可以从接触孔15a内延伸到场氧化膜15上。
接下来，通过在例如500℃左右的温度下进行10分钟左右的热处理来将钛膜31烧结。通过该热处理，形成钛膜31与n-型漂移区12之间的肖特基结。接下来，通过例如溅射等物理气相沉积法，在从钛膜31的表面到场氧化膜15的表面为止的整个面形成厚度为例如5μm左右的铝合金膜。接下来，通过光刻和蚀刻选择性地去除该铝合金膜，而作为成为正面电极14的铝合金膜32残留在钛膜31的表面。
接下来，在用保护膜(未图示)覆盖半导体基板30(半导体晶片)的正面进行保护之后，通过从背面侧对半导体基板30进行研磨，从而将半导体基板30减薄而设为产品厚度。接下来，在通过例如溅射等物理气相沉积法而在半导体基板30的背面(n+型起始基板11的背面)的整个面形成镍、钛之后，通过激光退火来形成背面电极19(步骤S11：第十二工序)。此后，在去除半导体基板30的正面的保护膜之后，通过切割(切断)半导体基板30而单片化为一个一个的芯片状，从而完成图1、图3所示的碳化硅半导体装置40。
如上所述，根据实施方式1，通过在边缘终端区的连接区域的几乎整个区域，设置成为与FLR进行欧姆接合的欧姆电极的第二镍硅化物膜，从而不仅在有源区，还能够在边缘终端区的连接区域的整个区域形成低电阻的欧姆电极。因此，能够维持n-型漂移区与肖特基电极之间的预定的肖特基结面积而维持低正向电压(Vf)，并且通过有源区和边缘终端区的连接区域中的欧姆结的总结面积，能够确保为了获得预定的浪涌电流耐量所需的量的欧姆结面积。因此，即使在芯片尺寸变小的情况下，也能够不损害正向电压特性地将欧姆结面积确保得足够大，从而实现预定的浪涌电流耐量。
(实施方式2)
接下来，对实施方式2的碳化硅半导体装置的制造方法进行说明。实施方式2的碳化硅半导体装置的制造方法与实施方式1的碳化硅半导体装置40的制造方法的不同之处在于，将用于形成第一镍硅化物膜33a和第二镍硅化物膜33b的金属材料膜52的铝膜53(参照图16)替换为铝硅(AlSi)膜。即，在实施方式2中，使用依次层叠铝硅膜和镍膜54而成的金属材料膜52来形成第一镍硅化物膜33a和第二镍硅化物膜33b。
金属材料膜52的铝硅膜的厚度优选为例如5nm以上且300nm以下的程度。这是因为在金属材料膜52的铝硅膜的厚度小于5nm的情况下，由于金属材料膜52的铝硅膜的厚度过薄，所以即使进行其后的处理，也无法得到预定的接触电阻。并且是因为，在金属材料膜52的铝硅膜的厚度超过300nm的情况下，由于金属材料膜52的铝硅膜的厚度过厚，所以金属材料膜52的镍膜与半导体基板30不发生反应，没有形成镍硅化物膜33，从而无法得到预定的接触电阻。
金属材料膜52的铝硅膜的硅浓度优选为例如0.1wt％以上且3wt％以下的程度。这是因为通过使金属材料膜52的铝硅膜的硅浓度为0.1wt％以上，从而相比于金属材料膜52的镍膜54中的镍原子与半导体基板30中的硅原子之间的硅化物化反应，金属材料膜52的镍膜54中的镍原子与金属材料膜52的铝硅膜中的硅原子之间的硅化物化反应更容易进行。由此，在半导体基板30中难以产生剩余碳，并且能够形成与实施方式1相比从半导体基板30中析出剩余碳更少的状态或者从半导体基板30没有析出剩余碳的状态的镍硅化物膜33。
并且是因为，在金属材料膜52的铝硅膜的硅浓度超过3wt％的情况下，在通过溅射法形成铝硅膜时，无法使硅在该铝硅膜中均匀地分布，在铝硅膜中产生硅局部变多的位置。在此情况下，无法遍及该铝硅膜中的整个区域地使金属材料膜52的铝硅膜中的硅的比率为预定的比率。金属材料膜52的铝硅膜的硅浓度在上述优选的范围内，以例如金属材料膜52的铝硅膜和镍膜54的各自的厚度为基准而被最优化。
此外，实施方式2的碳化硅半导体装置的制造方法与实施方式1的碳化硅半导体装置40的制造方法(参照图4的流程图)的不同之处有以下两点。第一个不同点是，在步骤S5的处理中，如上所述，使用依次层叠铝硅膜和镍膜54而成的金属材料膜52。第二个不同点是，可以将步骤S6的热处理温度设为比上述实施方式1的碳化硅半导体装置40的制造方法高。
对上述两个不同点进行说明。在实施方式2中，与实施方式1同样地，通过步骤S6的热处理，使铝硅膜与镍膜54发生反应而生成铝镍化合物56，并进一步地使该铝镍化合物56与半导体基板30发生反应而生成Al-Ni-Si化合物55(参照图18)。步骤S6的热处理温度优选为例如400℃以上且800℃以下的程度，能够使上限值高于实施方式1中的该热处理温度。
在实施方式2中，能够使步骤S6的热处理在温度比实施方式1中的该热处理温度的上限值高的高温度下进行，是因为即使使步骤S6的热处理在温度比实施方式1中的该热处理温度的上限值高的高温度下进行，金属材料膜52的铝硅膜与作为氧化膜掩模的氧化膜51(参照图10)也难以发生反应。越在更高温度下进行步骤S6的热处理，则越能够形成镍硅化物膜33与半导体基板30(p型区13)之间的更低电阻的欧姆结。
将步骤S6的热处理温度的上限值设为800℃左右的理由是，在步骤S6的热处理温度超过800℃的情况下，铝镍化合物56与氧化膜51发生反应而在氧化膜51的内部生成成为漏电流源的生成物(相当于图30、图31的符号134)。由于无法通过之后的步骤S7的处理中的湿蚀刻来去除该生成物，因此该生成物残留在产品中。将步骤S6的热处理温度的下限值设为400℃左右的理由与实施方式1相同。
此外，在步骤S6的热处理时，从金属材料膜52的铝硅膜中提供硅原子，半导体基板30中的硅原子难以被提供，并难以从半导体基板30析出剩余碳。虽然剩余碳与铝镍化合物56中的铝原子发生反应，而在铝镍化合物56中生成使与半导体基板30之间的接触电阻上升的碳化铝(Al4C3)，但由于难以析出剩余碳，因此难以生成碳化铝，能够抑制接触电阻的上升。
此外，由于难以在镍硅化物膜33内析出剩余碳，因此能够提高镍硅化物膜33与半导体基板30之间的紧密贴合性，并能够抑制正面电极14的剥离。此外，由于在形成镍硅化物膜33时从金属材料膜52的铝硅膜提供硅原子，所以能够减少消耗半导体基板30中的碳化硅，并且能够将构成JBS结构的p型区13的离子注入深度设置得浅。
实施方式2的碳化硅半导体装置的结构除了具有与实施方式1相比从半导体基板30析出剩余碳更少的状态或者从半导体基板30没有析出剩余碳的状态的镍硅化物膜33以外，与实施方式1的碳化硅半导体装置40(参照图1～图3)相同。
如上所述，根据实施方式2，能够获得与实施方式1相同的效果。此外，根据实施方式2，能够提高用于形成作为欧姆电极的镍硅化物膜的第一烧结的热处理温度，并且能够形成更低电阻的欧姆结。此外，根据实施方式2，能够降低作为欧姆电极的镍硅化物膜与半导体基板之间的接触电阻。此外，根据实施方式2，能够抑制正面电极从欧姆电极与半导体基板之间的边界剥离。
(实施方式3)
接下来，对实施方式3的碳化硅半导体装置的结构进行说明。图20和图21是示出从半导体基板的正面侧观察实施方式3的碳化硅半导体装置而得到的布局的一例的俯视图。
实施方式3的碳化硅半导体装置70、70’的从半导体基板(半导体芯片)30的正面侧观察构成JBS结构的p型区72、74而得到的布局与实施方式1的碳化硅半导体装置40(参照图1～图3)不同。在实施方式3中，也与实施方式1同样配置与p型区72、74和FLR21分别欧姆接合的第一镍硅化物膜和第二镍硅化物膜(未图示：相当于图3的符号33a、33b)作为正面电极(未图示：相当于图3的符号14)的最下层。
因此，虽然省略图示，但与p型区72、74进行欧姆接合的第一镍硅化物膜的布局与p型区72、74相同。在实施方式3中，p型区72、74在正面电极与引线(未图示：相当于图2的符号42)的接合部的正下方，与第一镍硅化物膜之间的结面积最大，并随着越配置在远离正面电极与引线的接合部的位置，与第一镍硅化物膜之间的结面积变得越小。
具体地，在图20所示的实施方式3的碳化硅半导体装置70中，例如，在正面电极与引线的接合部(有源区10的中央)的正下方以大致矩形的平面形状配置有p型区71。构成JBS结构的p型区72以包围p型区71的大致矩形的平面形状，且呈以有源区10的中央为基准的同心圆状地被配置有多个。所有p型区72通过例如在与半导体基板30的正面平行的方向上从p型区71到达FLR21的呈大致直线状地延伸的p型区73来电连接。
在半导体基板30的正面与正面电极的钛膜(未图示：相当于图3的符号31)之间，与实施方式1同样地以与p型区71～73相同的平面形状和相同的布局配置有与p型区71～73进行欧姆接合的第一镍硅化物膜(未图示：相当于图3的符号33a)。第一镍硅化物膜与各p型区71～73之间的欧姆结面积分别与p型区71～73的表面积大致相同。p型区71～73之间的n-型漂移区12与实施方式1同样地与正面电极的钛膜形成肖特基结。
在图21所示的实施方式3的碳化硅半导体装置70’中，n-型漂移区12在有源区10中，呈例如相互分开的大致矩形状地在半导体基板30的正面露出。n-型漂移区12的在半导体基板30的正面露出的部分(以下，称为n-型漂移区12的露出部)未配置在键合焊盘与引线的接合部的正下方。n-型漂移区12的露出部随着越远离键合焊盘与引线的接合部，则配置得越密集。n-型漂移区12的露出部与实施方式1同样地，与正面电极的钛膜形成肖特基结。
构成JBS结构的p型区74以包围n-型漂移区12的露出部的周围的方式配置在有源区10中的半导体基板30的整个正面。p型区74的外周可以与FLR21接触。在半导体基板30的正面与正面电极的钛膜(未图示：相当于图3的符号31)之间，与实施方式1同样地以与p型区74大致相同的平面形状和相同的布局配置有与p型区74进行欧姆接合的第一镍硅化物膜(未图示：相当于图3的符号33a)。第一镍硅化物膜与p型区74之间的欧姆结面积与p型区74的表面积大致相同。
实施方式3的碳化硅半导体装置70、70’的制造方法与实施方式1的碳化硅半导体装置40的制造方法(参照图4～图18)相同，只要改变构成JBS结构的p型区72、74的布局即可。实施方式3的碳化硅半导体装置70、70’的制造方法可以与实施方式2的碳化硅半导体装置的制造方法相同。
如上所述，根据实施方式3，能够获得与实施方式1同样的效果。另外，一般来说，在键合焊盘与引线的接合部的正下方，电流密度变得最大，有发热变多的倾向。根据实施方式3，由于在键合焊盘与引线的接合部的正下方配置有第一镍硅化物膜(欧姆电极)，因此在键合焊盘与引线的接合部的正下方的欧姆结面积变大。由此，能够增大在电流密度最大的部位的浪涌电流耐量，并且能够提高整个半导体芯片的浪涌电流耐量。
另外，根据实施方式3，越朝向半导体基板的外周侧，则欧姆结面积变得越小。因此，即使增大在键合焊盘与引线的接合部的正下方的欧姆结面积而提高浪涌电流耐量，也能够维持在整个半导体芯片的肖特基结面积，并且能够维持整个半导体芯片的正向电压。因此，作为使肖特基结和pn结混合于半导体基板的正面侧的JBS结构的碳化硅二极管，能够维持预定的低正向电压，并且能够提高浪涌电流耐量。
(实施例1)
接着，验证了实施方式1的碳化硅半导体装置40(参照图3)的欧姆结面积。图22是示意性地示出观察实施例1的欧姆结附近而得到的状态的截面图。图22中示出通过扫描型电子显微镜(SEM：Scanning Electron Microscope)来观察实施例1的正面电极14的最下层的第一镍硅化物膜33a、第二镍硅化物膜33b而得到的状态。
图23是示意性地示出观察参考例1的欧姆结附近而得到的状态的截面图。图23中示出通过扫描型电子显微镜来观察上述参考例1(以往的碳化硅半导体装置170：参照图19)的正面电极114的最下层的第一镍硅化物膜133a、第二镍硅化物膜133b的状态而得到的状态。图24是将图22的一部分放大而示出的截面图。图24中示出实施例1的第二镍硅化物膜33b。
根据图23所示的结果，确认了在应用现有技术的参考例1中，由于将第二镍硅化物膜133b以远离场氧化膜115的方式形成，所以在场氧化膜115的内部没有生成成为漏电流源的生成物。
另一方面，根据图22所示的结果，确认了在按照上述实施方式1的碳化硅半导体装置40的制造方法制作的碳化硅二极管(以下，称为实施例1)中，能够将正面电极14的最下层的第二镍硅化物膜33b以与场氧化膜15接触的方式形成，并且能够使该第二镍硅化物膜33b在边缘终端区20的连接区域20a的几乎整个区域与FLR21进行欧姆接合。
另外，确认了在实施例1中，在第二镍硅化物膜33b与场氧化膜15的接触部位，在场氧化膜15的内部，没有生成成为漏电流源的生成物(相当于图30、图31的符号134)。因此，确认了能够与参考例1相同程度地维持漏电流量，并且比参考例1更加确保欧姆结面积。
另外，根据图22、图24所示的结果，确认了在实施例1中，通过半导体基板30与镍膜54之间的硅化物化反应而在半导体基板30中产生的剩余碳34在镍硅化物膜33的内部析出并呈粒状分布。并且确认了即使剩余碳34在镍硅化物膜33的内部析出，只要没有成为层状，就能够抑制镍硅化物膜33与半导体基板30之间的紧密贴合性下降。
接着，验证了通过半导体基板30与镍膜54之间的硅化物化反应产生而在镍硅化物膜33内析出的剩余碳34。图25、图26是示意性地示出参考例2的正面电极的形成过程中的状态的截面图。图25、图26中示出由碳化硅构成的半导体基板30’与金属材料膜52’之间的接触部位，并且省略在形成金属材料膜52’之前形成在半导体基板30’的内部的各部分的图示。
如图25所示，在半导体基板30’的正面依次层叠镍膜54’和硅膜53’而形成金属材料膜52’。然后，如图26所示，使金属材料膜52’与半导体基板30’发生硅化物化反应，而形成与构成JBS结构的p型区(未图示)进行欧姆接合的镍硅化物膜33’。
通过上述方法，利用硅膜53’的硅浓度不同的金属材料膜52’制作了2个碳化硅二极管(以下，称为参考例2)。参考例2的结构除了正面电极的层叠结构不同之外，与参考例1相同。将通过扫描型电子显微镜观察2个参考例2的正面电极而得到的状态示于图27、图28。图27、图28是示意性地示出观察参考例2的正面电极的结构而得到的状态的截面图。符号31’、35’是在形成镍硅化物膜33’之后，在镍硅化物膜33’上依次层叠的钛膜和镍膜。
在参考例2中，将使金属材料膜52’的硅膜53’的硅浓度小于1wt％而形成的镍硅化物膜33’示于图27。将使金属材料膜52’的硅膜53’的硅浓度为上述实施方式2的碳化硅半导体装置的制造方法中所使用的金属材料膜52的铝硅膜的硅浓度的优选的范围内的1wt％而形成的镍硅化物膜33’示于图28。
如图27所示，确认了在使金属材料膜52’的硅膜53’的硅浓度小于1wt％的情况下，半导体基板30’与镍膜54’进行硅化物化反应，且在半导体基板30’中剩余的剩余碳34a’(阴影部分)以层状在镍硅化物膜33’中析出。由该层状的剩余碳34a’导致镍硅化物膜33’与半导体基板30’之间的紧密贴合性下降。
另一方面，如图28所示，确认了通过使金属材料膜52’的硅膜53’的硅浓度为1wt％，从而在半导体基板30’中剩余的剩余碳34b’(阴影部分)以粒状在镍硅化物膜33’内析出，不成为层状。由此，确认了通过使金属材料膜52’的硅膜53’的硅浓度最佳化，从而能够形成没有剩余碳34b’的镍硅化物膜33’。
具体地，虽然省略图示，但本发明人确认只要在上述实施方式2的碳化硅半导体装置的制造方法中所使用的金属材料膜52的铝硅膜的硅浓度的优选的范围内，则能够如图28所示地设为在镍硅化物膜33’内剩余碳34b’以粒状分布的状态，或者设为在镍硅化物膜33’内没有剩余碳的析出的状态。
(实施例2)
接着，验证了实施方式1的碳化硅半导体装置40的浪涌电流耐量(IFSM)。图29是示出实施例2的欧姆结面积与浪涌电流耐量之间的关系的特性图。图29的横轴是第二镍硅化物膜33b的面积(以下，称为欧姆电极面积)。图29的横轴即欧姆电极面积大意味着第二镍硅化物膜33b的宽度w2b宽。图29的纵轴是浪涌电流耐量。
按照上述实施方式1的碳化硅半导体装置40的制造方法，对第二镍硅化物膜33b的宽度w2b进行各种变更而制作了多个碳化硅二极管(以下，称为实施例2)。对这些多个实施例2测定了浪涌电流耐量。将实施例2的欧姆结面积与浪涌电流耐量之间的关系示于图29。
根据图29所示的结果，确认了欧姆电极面积变得越大，则越能够增大浪涌电流耐量。由于与构成JBS结构的p型区13的布局无关，如果增大欧姆结面积，则能够增大浪涌电流耐量，因此可知在实施方式2、3中也能够得到与实施例2相同的结果。
以上，本发明不限于上述各实施方式，能够在不脱离本发明的主旨的范围内进行各种变更，并能够适用于具备与以预定的图案配置的p型区进行欧姆接合的欧姆电极的碳化硅半导体装置。
具体地，例如，本发明对用于降低p型区(或配置在该p型区与半导体基板的主面之间的p+型接触区)与欧姆电极之间的接触电阻的结构的碳化硅半导体装置、与p型区进行欧姆接合的欧姆电极与氧化膜接触的结构的碳化硅半导体装置有用。
另外，在例如将SBD内置于同一半导体基板的MOSFET(Metal OxideSemiconductor Field Effect Transistor：具备由金属-氧化膜-半导体这3层结构构成的绝缘栅极的MOS型场效应晶体管)中，可以将本发明应用于半导体基板的正面侧的结构。
另外，在将IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)和与该IGBT反向并联连接的FWD(Free Wheeling Diode：续流二极管)内置于同一半导体芯片而一体化的结构的反向导通型IGBT(RC-IGBT)中，可以应用于形成有半导体基板的背面侧的p型集电区的部分。在IGBT中，可以应用于半导体基板的整个背面。
工业上的可利用性
如上所述，本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法对电力变换装置和/或各种工业用机械等的电源装置等所使用的功率半导体装置有用。

Claims (14)

1.一种碳化硅半导体装置的制造方法，其特征在于，所述碳化硅半导体装置在由碳化硅构成的半导体基板具备有源区、包围所述有源区的周围的终端区、在所述终端区中设置在所述半导体基板的第一主面上的氧化膜、以及设置在所述有源区与所述氧化膜之间的连接区域，所述碳化硅半导体装置的制造方法包括：
第一工序，在所述半导体基板的内部形成构成所述半导体基板的第一主面的第一导电型区；
第二工序，在所述有源区中，在所述第一导电型区的位于所述半导体基板的第一主面侧的表面区域选择性地形成第一个第二导电型区；
第三工序，在所述连接区域的整个区域中，在所述第一导电型区的位于所述半导体基板的第一主面侧的表面区域形成第二个第二导电型区；
第四工序，在所述半导体基板的第一主面形成覆盖所述第一导电型区、所述第一个第二导电型区和所述第二个第二导电型区的所述氧化膜；
第五工序，选择性地去除所述氧化膜而在所述氧化膜形成将所述第一个第二导电型区露出的第一开口部、和将所述连接区域中的所述第二个第二导电型区露出的第二开口部；
第六工序，依次层叠含有铝的金属膜和镍膜而形成金属材料膜，该金属材料膜在所述氧化膜的所述第一开口部和所述第二开口部中与所述半导体基板的第一主面接触；
第七工序，通过第一热处理使所述金属材料膜与所述半导体基板发生反应，在所述半导体基板的位于所述氧化膜的所述第一开口部和所述第二开口部中的第一主面上以所述氧化膜为掩模而自对准地生成化合物层；
第八工序，在所述第七工序之后，去除所述金属材料膜的除了所述化合物层之外的剩余部分；
第九工序，在所述第八工序之后，通过比所述第一热处理更高温度的第二热处理，在所述化合物层的内部生成镍硅化物，而形成与所述半导体基板进行欧姆接合的镍硅化物膜；
第十工序，在所述第九工序之后，去除所述氧化膜的在所述有源区的部分而形成将所述第一开口部和所述第二开口部全部连接而成的接触孔；
第十一工序，在所述接触孔的内部，在所述半导体基板的第一主面上依次层叠与所述第一导电型区接触而与所述第一导电型区进行肖特基接合的钛膜和含有铝的金属电极膜，从而形成第一电极；以及
第十二工序，在所述半导体基板的第二主面形成第二电极。
2.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，
在所述第五工序中，通过干蚀刻来选择性地去除所述氧化膜而在所述氧化膜形成所述第一开口部和所述第二开口部。
3.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，所述金属膜为铝膜。
4.根据权利要求3所述的碳化硅半导体装置的制造方法，其特征在于，
在所述第七工序中，将所述第一热处理的温度设为400℃以上且550℃以下。
5.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，所述金属膜为铝硅膜。
6.根据权利要求5所述的碳化硅半导体装置的制造方法，其特征在于，
在所述第七工序中，将所述第一热处理的温度设为400℃以上且800℃以下。
7.根据权利要求5所述的碳化硅半导体装置的制造方法，其特征在于，所述铝硅膜的厚度为5nm以上且300nm以下。
8.根据权利要求5所述的碳化硅半导体装置的制造方法，其特征在于，
所述铝硅膜的硅浓度为0.1wt%以上且3wt%以下。
9.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，
在所述第九工序中，将所述第二热处理的温度设为900℃以上且1050℃以下。
10.根据权利要求1~9中任一项所述的碳化硅半导体装置的制造方法，其特征在于，所述第十工序包括：
形成从所述氧化膜的所述第二开口部的外侧的侧壁起覆盖外侧的部分的抗蚀剂掩模的工序；以及
以所述抗蚀剂掩模为掩模，通过湿蚀刻去除所述氧化膜的在所述有源区的部分的工序。
11.一种碳化硅半导体装置，其特征在于，具备：
有源区，设置于由碳化硅构成的半导体基板；
终端区，设置于所述半导体基板，并包围所述有源区的周围；
氧化膜，在所述终端区中设置于所述半导体基板的第一主面上；
连接区域，设置于所述有源区与所述氧化膜之间；
第一导电型区，设置于所述半导体基板的内部，并在所述半导体基板的第一主面露出；
第一个第二导电型区，在所述有源区中，以与所述第一导电型区接触的方式选择性地设置于所述半导体基板的第一主面与所述第一导电型区之间；
第二个第二导电型区，在所述连接区域的整个区域中设置于所述半导体基板的第一主面与所述第一导电型区之间，并与所述第一导电型区接触；
第一硅化物膜，与所述第一个第二导电型区进行欧姆接合；
第二硅化物膜，与所述氧化膜的内侧的端部接触，并与所述第二个第二导电型区进行欧姆接合；
第一电极，将与所述第一硅化物膜、所述第二硅化物膜和所述第一导电型区接触而与所述第一硅化物膜和所述第二硅化物膜连接，并与所述第一导电型区进行肖特基接合的钛膜、和含有铝的金属电极膜依次层叠于所述半导体基板的第一主面上而成；以及
第二电极，设置于所述半导体基板的第二主面，
所述第二硅化物膜含有镍、硅和铝。
12.根据权利要求11所述的碳化硅半导体装置，其特征在于，
所述第一硅化物膜含有镍、硅和铝。
13.根据权利要求12所述的碳化硅半导体装置，其特征在于，
所述第一硅化物膜含有碳。
14.根据权利要求11所述的碳化硅半导体装置，其特征在于，
所述第二硅化物膜含有碳。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7371507B2 (ja) * 2020-01-22 2023-10-31 富士電機株式会社 炭化珪素半導体装置の製造方法
JP7505278B2 (ja) * 2020-06-11 2024-06-25 富士電機株式会社 炭化珪素半導体装置
JP7711436B2 (ja) * 2021-06-07 2025-07-23 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
US11626288B2 (en) 2021-07-30 2023-04-11 Applied Materials, Inc. Integrated contact silicide with tunable work functions
CN113675084A (zh) * 2021-08-24 2021-11-19 上海积塔半导体有限公司 混合PiN结肖特基二极管及其P型欧姆接触的制备方法
JP7653901B2 (ja) 2021-11-24 2025-03-31 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
CN114220843B (zh) * 2021-12-15 2025-12-02 株洲中车时代半导体有限公司 功率半导体器件
JP2024048252A (ja) 2022-09-27 2024-04-08 富士電機株式会社 炭化珪素半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101578705A (zh) * 2007-07-20 2009-11-11 松下电器产业株式会社 碳化硅半导体装置及其制造方法
CN105990456A (zh) * 2015-03-16 2016-10-05 株式会社东芝 半导体装置及其制造方法
CN109478559A (zh) * 2016-07-20 2019-03-15 三菱电机株式会社 碳化硅半导体装置及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6420616A (en) 1987-07-15 1989-01-24 Sanyo Electric Co Formation of p-type sic electrode
JP2003158259A (ja) * 2001-09-07 2003-05-30 Toshiba Corp 半導体装置及びその製造方法
JP2005276978A (ja) * 2004-03-24 2005-10-06 Nissan Motor Co Ltd オーミック電極構造体の製造方法、オーミック電極構造体、半導体装置の製造方法および半導体装置
JP4420062B2 (ja) 2007-05-10 2010-02-24 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP5546759B2 (ja) 2008-08-05 2014-07-09 トヨタ自動車株式会社 半導体装置及びその製造方法
JP6099298B2 (ja) * 2011-05-30 2017-03-22 富士電機株式会社 ＳｉＣ半導体デバイス及びその製造方法
JP6010773B2 (ja) * 2014-03-10 2016-10-19 パナソニックＩｐマネジメント株式会社 半導体素子及びその製造方法
JP6592950B2 (ja) * 2015-04-24 2019-10-23 富士電機株式会社 炭化ケイ素半導体装置の製造方法
JP7047250B2 (ja) 2016-03-16 2022-04-05 富士電機株式会社 炭化珪素半導体素子の製造方法
JP6922202B2 (ja) * 2016-12-07 2021-08-18 富士電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101578705A (zh) * 2007-07-20 2009-11-11 松下电器产业株式会社 碳化硅半导体装置及其制造方法
CN105990456A (zh) * 2015-03-16 2016-10-05 株式会社东芝 半导体装置及其制造方法
CN109478559A (zh) * 2016-07-20 2019-03-15 三菱电机株式会社 碳化硅半导体装置及其制造方法

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