CN112365909A - 存储器控制电路、存储器、处理器及电子设备 - Google Patents

Abstract

本申请涉及一种存储器控制电路、存储器、处理器及电子设备。存储器控制电路包括用于连接存储模块的真位线和互补位线、用于连接灵敏放大器的真灵敏放大器输入信号线和互补灵敏放大器输入信号线、第一预充电模块和/或第二预充电模块。真位线用于获得第一读取信号，互补位线用于获得第二读取信号，真灵敏放大器输入信号线与真位线连接，且通过读选信号控制通断，互补灵敏放大器输入信号线与互补位线连接，且通过读选信号控制通断。第一预充电模块用于将真灵敏放大器输入信号线和互补灵敏放大器输入信号线上携带的历史电压信号调整至第一目标电压，第一目标电压小于电源电压。存储器控制电路、存储器、处理器及电子设备能够提高存储器的读取速度。

Description

存储器控制电路、存储器、处理器及电子设备

技术领域

本申请涉及计算机技术领域，具体而言，涉及一种存储器控制电路、存储器、处理器及电子设备。

背景技术

静态随机存取存储器是随机存取存储器的一种，属于易失性存储器。目前，处理器核心通过存储器控制电路，从存储模块读取数据的过程是依靠灵敏放大器实现的，而灵敏放大器通常是在真灵敏放大器输入信号线和互补灵敏放大器输入信号线上的信号差值大于预设电压差时，才会将真灵敏放大器输入信号线上第一待输入信号和互补灵敏放大器输入信号线上的第二待输入信号放大并输出。然而，现有技术中，基于静态随机存取存储器控制电路的电路结构，通常是通过将真灵敏放大器输入信号线上的电压值从电源电压开始下拉，而互补灵敏放大器输入信号线上的电压值保持为电源电压，或将真灵敏放大器输入信号线上的电压值保持为电源电压，而互补灵敏放大器输入信号线上的电压值从电源电压开始下拉，使得真灵敏放大器输入信号线和互补灵敏放大器输入信号线上的信号差值大于预设电压差的，而该过程耗时较长，因此，降低了静态随机存取存储器的读取速度。

发明内容

本申请的目的在于，提供一种存储器控制电路、存储器、处理器及电子设备，以解决上述问题。

第一方面，本申请实施例提供的存储器控制电路包括位线对、灵敏放大器输入信号线对，以及第一预充电模块和/或第二预充电模块；

位线对包括用于连接存储模块的真位线和互补位线，真位线用于读取存储模块中存储的第一真数据，获得第一读取信号，互补位线用于读取存储模块中存储的第一互补数据，获得第二读取信号；

灵敏放大器输入信号线对包括用于连接灵敏放大器的真灵敏放大器输入信号线和互补灵敏放大器输入信号线，真灵敏放大器输入信号线与真位线连接，且通过读选信号控制通断，互补灵敏放大器输入信号线与互补位线连接，且通过读选信号控制通断；

第一预充电模块用于在真灵敏放大器输入信号线与真位线导通，且互补灵敏放大器输入信号线与互补位线导通之前，将真灵敏放大器输入信号线和互补灵敏放大器输入信号线上携带的历史电压信号调整至第一目标电压，第一目标电压小于电源电压；

第二预充电模块用于在真位线读取存储模块中存储的第一真数据，获得第一读取信号，且互补位线读取存储模块中存储的第一互补数据，获得第二读取信号之前，将真位线和互补位线上携带的历史电压信号调整至第二目标电压，第二目标电压小于电源电压。

结合第一方面，本申请实施例还提供了第一方面的第一种可选的实施方式存储器控制电路，其特征在于，第一预充电模块包括第一充电单元、第二充电单元和第一平衡单元；

第一充电单元用于在真灵敏放大器输入信号线上携带的历史电压信号为高电平信号，且互补灵敏放大器输入信号线上携带的历史电压信号为低电平信号时，将真灵敏放大器输入信号线上携带的历史电压信号预充至电源电压；

第二充电单元用于在真灵敏放大器输入信号线上携带的历史电压信号为低电平信号，且互补灵敏放大器输入信号线上携带的历史电压信号为高电平信号时，将互补灵敏放大器输入信号线上携带的历史电压信号预充至电源电压；

第一平衡单元用于对真灵敏放大器输入信号线上携带的电压信号和互补灵敏放大器输入信号线上携带的电压信号进行平衡，以将真灵敏放大器输入信号线和互补灵敏放大器输入信号线上携带的电压信号调整至第一目标电压。

结合第一方面的第一种可选的实施方式，本申请实施例还提供了第一方面的第二种可选的实施方式，第一充电单元包括第一与非门和第一晶体管，第一与非门包括的第一逻辑信号输入端与真灵敏放大器输入信号线连接，第一与非门包括的第二逻辑信号输入端接入灵敏放大器预充电控制信号，第一与非门包括的第一逻辑信号输出端与第一晶体管的栅极连接，第一晶体管的源极与内部电源连接，第一晶体管的漏极与真灵敏放大器输入信号线连接。

结合第一方面的第一种可选的实施方式，本申请实施例还提供了第一方面的第三种可选的实施方式，第二充电单元包括第二与非门和第二晶体管，第二与非门包括的第三逻辑信号输入端与互补灵敏放大器输入信号线连接，第二与非门包括的第四逻辑信号输入端接入灵敏放大器预充电控制信号，第二与非门包括的第二逻辑信号输出端与第二晶体管的栅极连接，第二晶体管的源极与内部电源连接，第二晶体管的漏极与互补灵敏放大器输入信号线连接。

结合第一方面的第一种可选的实施方式，本申请实施例还提供了第一方面的第四种可选的实施方式，第一平衡单元包括第三晶体管，第三晶体管的栅极接入灵敏放大器均衡控制信号，第三晶体管的漏极与真灵敏放大器输入信号线连接，第三晶体管的源极与互补灵敏放大器输入信号线连接。

结合第一方面，本申请实施例还提供了第一方面的第五种可选的实施方式，第二预充电模块第三充电单元、第四充电单元和第二平衡单元；

第三充电单元用于在真位线上携带的历史电压信号为高电平信号，且互补位线上携带的历史电压信号为低电平信号时，将真位线上携带的历史电压信号预充至电源电压；

第四充电单元用于在真位线上携带的历史电压信号为低电平信号，且互补位线上携带的历史电压信号为高电平信号时，将互补位线上携带的历史电压信号预充至电源电压；

第二平衡单元用于对真位线上携带的电压信号和互补位线上携带的电压信号进行平衡，以将真位线和互补位线上携带的电压信号调整至第二目标电压。

结合第一方面的第五种可选的实施方式，本申请实施例还提供了第一方面的第六种可选的实施方式，第三充电单元包括第三与非门和第四晶体管，第三与非门包括的第五逻辑信号输入端与真位线连接，第三与非门包括的第六逻辑信号输入端接入位线预充电控制信号，第三与非门包括的第三逻辑信号输出端与第四晶体管的栅极连接，第四晶体管的源极与内部电源连接，第四晶体管的漏极与真位线连接。

结合第一方面的第五种可选的实施方式，本申请实施例还提供了第一方面的第七种可选的实施方式，第四充电单元包括第四与非门和第五晶体管，第四与非门包括的第七逻辑信号输入端与互补位线连接，第四与非门包括的第八逻辑信号输入端接入位线预充电控制信号，第四与非门包括的第四逻辑信号输出端与第五晶体管的栅极连接，第五晶体管的源极与内部电源连接，第五晶体管的漏极与互补位线连接。

结合第一方面的第五种可选的实施方式，本申请实施例还提供了第一方面的第八种可选的实施方式，第二平衡单元包括第六晶体管，第六晶体管的栅极接入位线均衡控制信号，第六晶体管的漏极与真位线连接，第六晶体管的源极与互补位线连接。

结合第一方面，本申请实施例还提供了第一方面的第九种可选的实施方式，存储器控制电路还包括写数据输入信号线对，写数据输入信号线对包括真写数据输入信号线和互补写数据输入信号线，真写数据输入信号线与真位线连接，且通过写选信号控制通断，互补写数据输入信号线与互补位线连接，且通过写选信号控制通断；

第二预充电模块还用于在真写数据输入信号线与真位线导通，且互补写数据输入信号线与互补位线导通之前，将真位线和互补位线上携带的历史电压信号调整至第二目标电压；

真写数据输入信号线与真位线导通，且互补写数据输入信号线与互补位线导通之后，真位线还用于读取通过真写数据输入信号线写入的第二真数据，获得第一写入信号，并将第一写入信号写入存储模块，互补位线还用于读取通过所述互补写数据输入信号线写入的第二互补数据，获得第二写入信号，并将第二写入信号写入存储模块。

第二方面，本申请实施例提供的存储器包括上述第一方面，或第一方面的任意一种可选的实施方式所提供的存储器控制电路。

第三方面，本申请实施例提供的处理器包括第二方面所提供的存储器。

第四方面，本申请实施例提供的电子设备包括第三方面所提供的处理器。

在本申请实施例提供的存储器控制电路包括第一预充电模块的情况下，存储器控制电路在运行过程中，由于第一目标电压是小于电源电压的，因此，对于真位线读取存储模块中存储的第一真数据，获得的第一读取信号为高于第一目标电压的电压信号，而互补位线读取存储模块中存储的第一互补数据，获得的第二读取信号为低于第一目标电压的电压信号的情况，第一读取信号作用于真灵敏放大器输入信号线，使得真灵敏放大器输入信号线上携带的第一目标电压变换为第一待输入信号的过程为真位线上拉真灵敏放大器输入信号线上的电压，同时，第二读取信号作用于互补灵敏放大器输入信号线，使得互补灵敏放大器输入信号线上携带的第二目标电压变换为第二待输入信号的过程为互补位线下拉互补灵敏放大器输入信号线上的电压，加快了真灵敏放大器输入信号线和互补灵敏放大器输入信号线上的信号差值的形成速度，从而提高了应用该存储器控制电路的存储器的读取速度。对应的，由于第一目标电压是小于电源电压的，因此，对于真位线读取存储模块中存储的第一真数据，获得的第一读取信号为低于第一目标电压的电压信号，而互补位线读取存储模块中存储的第一互补数据，获得的第二读取信号为高于第一目标电压的电压信号的情况，第一读取信号作用于真灵敏放大器输入信号线，使得真灵敏放大器输入信号线上携带的第一目标电压变换为第一待输入信号的过程为真位线下拉真灵敏放大器输入信号线上的电压，同时，第二读取信号作用于互补灵敏放大器输入信号线，使得互补灵敏放大器输入信号线上携带的第二目标电压变换为第二待输入信号的过程为互补位线上拉互补灵敏放大器输入信号线上的电压，加快了真灵敏放大器输入信号线和互补灵敏放大器输入信号线上的信号差值的形成速度，从而提高了应用该存储器控制电路的存储器的读取速度。

在本申请实施例提供的存储器控制电路包括第二预充电模块的情况下，存储器控制电路在运行过程中，由于第二目标电压是小于电源电压的，因此，对于存储模块中存储的第一真数据为高电平信号，而存储模块中存储的第一互补数据为低电平信号的情况，第一真数据被第一真位线读取之后，作用于真位线，使得真位线上携带的第二目标电压变换为第一读取信号的过程实质为第一真数据上拉真位线上的电压，同时，第一互补数据被第一互补位线读取之后作用于互补位线，使得互补位线上携带的第二目标电压变换为第二读取信号的过程实质为第一互补数据下拉互补位线上的电压，加快了真位线和互补位线上的信号差值的形成速度，从而提高了应用该存储器控制电路的存储器的读取速度，对应的，由于第二目标电压是小于电源电压的，因此，对于存储模块中存储的第一真数据为低电平信号，而存储模块中存储的第一互补数据为高电平信号的情况，第一真数据被第一真位线读取之后，作用于真位线，使得真位线上携带的第二目标电压变换为第一读取信号的过程实质为第一真数据下拉真位线上的电压，同时，第一互补数据被第一互补位线读取之后作用于互补位线，使得互补位线上携带的第二目标电压变换为第二读取信号的过程实质为第一互补数据上拉互补位线上的电压，加快了真位线和互补位线上的信号差值的形成速度，从而提高了应用该存储器控制电路的存储器的读取速度。

进一步地，本申请实施例提供的存储器、处理器和电子设备，与本申请实施例提供的存储器控制电路具有相同的有益效果，本申请实施例对此不作赘述。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为现有技术中存储器控制电路的电路结构示意图。

图2为本申请实施例提供的一种存储器控制电路的电路结构示意图。

图3为本申请实施例提供的存储器控制电路的另一种电路结构示意图。

图4为本申请实施例提供的存储器控制电路的另一种电路结构示意图。

图5为本申请实施例提供的存储器控制电路的另一种电路结构示意图。

图6为本申请实施例提供的存储器控制电路的另一种电路结构示意图。

图7为本申请实施例提供的一种将处理器核心通过现有技术，从存储模块读取数据的过程与处理器核心通过本申请，从存储模块读取数据的过程进行对比，获得的仿真结果示意图。

图8为本申请实施例提供的存储器控制电路的另一种电路结构示意图。

图9为现有技术中存储器控制电路的另一种电路结构示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对现有技术和本申请实施例中的技术方案进行描述。此外，应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

请参阅图1，为现有技术中存储器控制电路100的电路结构示意图。现有技术中，存储器控制电路100包括用于连接存储模块130的真位线(Bit Line True，BLT)和互补位线(Bit Line Complementary，BLC)、为BLT和BLC进行预充电的第三预充电模块110、用于连接灵敏放大器140的真灵敏放大器(Sense Amplifier True，SAT)输入信号线和互补灵敏放大器(Sense Amplifier Complementary，SAC)输入信号线，以及为SAT输入信号线和SAC输入信号线进行预充电的第四预充电模块120。

现有技术中，存储模块130的第一读写端通过第一读写控制晶体管M101与BLT连接，具体地，第一读写端与第一读写控制晶体管M101的源极连接，第一读写控制晶体管M101的漏极与BLT连接，而第一读写控制晶体管M101的栅极与字线(Word Line，WL)连接，存储模块130的第二读写端通过第二读写控制晶体管M102与BLC连接，具体地，第二读写端与第二读写控制晶体管M102的源极连接，第二读写控制晶体管M102的漏极与BLC连接，而第二读写控制晶体管M102的栅极与WL连接。其中，第一读写控制晶体管M101和第二读写控制晶体管M102均为N沟道晶体管，也即，N沟道金属氧化物半导体场效应管(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)，俗称NMOS管。

此外，存储模块130可以是两个反向门循环相连形成的锁存器，用于存储数据，其中，第一反向门N101的输入端与第二反向门N102的输出端连接，作为第一读写端，而第一反向门N101的输出端与第二反向门N102的输入端连接，作为第二读写端。

第三预充电模块110包括第一预充电管M103、第二预充电管M104和第一平衡管M105，第一预充电管M103的栅极接入位线预充电(Bit Line Precharge，BLPCH)控制信号，记作BLPCHX，第一预充电管M103的源极与内部电源连接，第一预充电管M103的漏极与BLT连接，第二预充电管M104的栅极接入BLPCHX，第二预充电管M104的源极与内部电源连接，第二预充电管M104的漏极与BLC连接，第一平衡管M105的栅极接入BLPCHX，第一平衡管M105的漏极与BLT连接，第一平衡管M105的源极与BLC连接。其中，第一预充电管M103、第二预充电管M104和第一平衡管M105均为P沟道晶体管，也即，P沟道MOSFET，俗称PMOS管。

SAT输入信号线通过第一读选信号控制管M106与BLT连接，SAC输入信号线通过第二读选信号控制管M107与BLC连接，具体地，第一读选信号控制管M106的栅极接入读选(Read Column Select，RCS)信号，记作RCSX，第一读选信号控制管M106的漏极与BLT连接，第一读选信号控制管M106的源极与SAT输入信号线连接，第二读选信号控制管M107的栅极接入RCSX，第二读选信号控制管M107的漏极与BLC连接，第二读选信号控制管M107的源极与SAC输入信号线连接。其中，第一读选信号控制管M106和第二读选信号控制管M107均为P沟道晶体管。

第四预充电模块120包括第三预充电管M108、第四预充电管M109和第二平衡管M110，第三预充电管M108的栅极接入灵敏放大器预充电(Sense Amplifier Precharge，SAPCH)控制信号，记作SAPCHX，第三预充电管M108的源极与内部电源连接，第三预充电管M108的漏极与SAT连接，第四预充电管M109的栅极接入SAPCHX，第四预充电管M109的源极与内部电源连接，第四预充电管M109的漏极与SAC连接，第二平衡管M110的栅极接入SAPCHX，第二平衡管M110的漏极与SAT连接，第二平衡管M110的源极与SAC连接。其中，第三预充电管M108、第四预充电管M109和第二平衡管M110均为P沟道晶体管。

此外，灵敏放大器140包括放大电路模块141、第五预充电模块142和灵敏放大器启动控制模块143。

放大电路模块141包括第一放大晶体管M111、第二放大晶体管M112、第三放大晶体管M113、第四放大晶体管M114、第五放大晶体管M115、第六放大晶体管M116，其中，第一放大晶体管M111的栅极作为灵敏放大器140的第一信号放大输入端与SAT输入信号线远离BLT的一端连接，第二放大晶体管M112的栅极作为灵敏放大器140的第二信号放大输入端与SAC输入信号线远离BLC的一端连接，且第一放大晶体管M111的源极与第二放大晶体管M112的源级连接，第一放大晶体管M111的漏极与第三放大晶体管M113的源级连接，第二放大晶体管M112的漏极与第四放大晶体管M114的源级连接，第三放大晶体管M113的栅极分别与第四放大晶体管M114的漏极和第五放大晶体管M115的栅极连接，第三放大晶体管M113的漏极与第五放大晶体管M115的漏极连接，同时，接入SAC-INT，第四放大晶体管M114的栅极分别与第三放大晶体管M113的漏极和第六放大晶体管M116的栅极连接，第四放大晶体管M114的漏极与第六放大晶体管M116的漏极连接，同时，接入SAT-INT，第五放大晶体管M115的源级与内部电源连接，第六放大晶体管M116的源级与内部电源连接。其中，第一放大晶体管M111、第二放大晶体管M112、第三放大晶体管M113和第四放大晶体管M114均为N沟道晶体管，第五放大晶体管M115和第六放大晶体管M116均为P沟道晶体管。

第五预充电模块142包括第五预充电管M117、第六预充电管M118和第三平衡管M119，第五预充电管M117的栅极接入灵敏放大器启动(Sense Amplifier Enable，SAEN)控制信号，记作SAEN，第五预充电管M117的源极与内部电源连接，第五预充电管M117的漏极与SAC-INT连接，第六预充电管M118的栅极接入SAEN，第六预充电管M118的源极与内部电源连接，第六充电管的漏极与SAT-INT连接，第三平衡管M119的栅极接入SAEN，第三平衡管M119的漏极与SAC-INT连接，第三平衡管M119的源极与SAT-INT连接。其中，第五预充电管M117、第六预充电管M118和第三平衡管M119均为P沟道晶体管。

灵敏放大器启动控制模块143包括启动控制晶体管M120，启动控制晶体的栅极接入SAEN，启动控制晶体的源级接地，启动控制晶体的漏极分别与第一放大晶体管M111的源级和第二放大晶体管M112的源级连接。启动控制晶体为N沟道晶体管。

现有技术中，存储器控制电路100还可以包括钳位电路150，钳位电路150可以包括第一稳定晶体管M121和第二稳定晶体管M122。

本申请实施例中，第一稳定晶体管M121的栅极与BLC连接，第一稳定晶体管M121的源级与内部电源连接，第一稳定晶体管M121的漏极与BLT连接，第二稳定晶体管M122的栅极与BLT连接，第二稳定晶体管M122的源级与内部电源连接，第二稳定晶体管M122的漏极与BLC连接，且第一稳定晶体管M121和第二稳定晶体管M122均为P沟道晶体管。

以下，将对处理器核心通过图1所示的存储器控制电路100，从存储模块130读取数据的过程进行描述。

(1)预充电阶段

控制BLPCHX＝0，第一预充电管M103、第二预充电管M104和第一平衡管M105均导通，BLT上携带的历史电压信号和BLC上携带的历史电压信号均被预充至电源电压，记作VDD，且通过第一平衡管M105控制其两端平衡。

控制SAPCHX＝0，第三预充电管M108、第四预充电管M109和第二平衡管M110均导通，SAT上携带的历史电压信号和SAC上携带的历史电压信号均被预充至VDD，且通过第二平衡管M110控制其两端平衡。

控制SAEN＝0，第五预充电管M117、第六预充电管M118和第三平衡管M119均导通，SAC-INT上携带的历史电压信号和SAT-INT上携带的历史电压信号均被预充至VDD，且通过第三平衡管M119控制其两端平衡。

(2)数据传输阶段

控制WL＝1，第一读写控制晶体管M101的源级和漏极导通，同时，第二读写控制晶体管M102的源级和漏极导通，BLT读取存储模块130中存储的第一真数据(Data True，DT)，记作DT1，同时，BLC读取存储模块130中存储的第一互补数据(Data Complementary，DC)，记作DC1，假设，DT1为1，由于存储模块130是两个反向门循环相连形成的锁存器，存在两个相反的存储位，因此，DC1为0，BLT读取到DT1之后，由于DT1为高电平信号，而BLT上携带的历史电压信号被预充至VDD，因此，BLT上携带的电压信号保持VDD不变，将VDD作为第一读取信号，而BLC读取到DC1之后，由于DC1为低电平信号，而BLC上携带的历史电压信号被预充至VDD，因此，BLC上携带的电压信号被DC1下拉至小于VDD，甚至接近于0，或等于0(具体需根据下拉作用时间确定)，并将下拉结果电压作为第二读取信号。

BLT上携带的电压信号保持VDD不变，而BLC上携带的电压信号被DC1下拉至小于VDD的过程中，控制RCSX＝0，第一读选信号控制管M106的源级和漏极导通，同时，第二读选信号控制管M107的源级和漏极导通，由于BLT上携带的电压信号保持VDD，也即，第一读取信号保持为VDD，而SAT输入信号线上携带的历史电压信号被预充至VDD，因此，第一读取信号作用于SAT输入信号线时，SAT输入信号线上携带的电压信号保持VDD不变，将VDD作为第一待输入信号，由于BLC上携带的电压信号被DC1被下拉至小于VDD，甚至接近于0，或等于0，也即，第二读取信号小于VDD，甚至接近于0，或等于0，而SAC输入信号线上携带的历史电压信号被预充至VDD，因此，SAC输入信号线上携带的电压信号同样被BLC下拉至小于VDD，甚至接近于0，或等于0，并将下拉结果电压作为第二待输入信号。

(3)放大阶段

在SAT输入信号线上携带的电压信号保持VDD不变，SAC输入信号线上携带的电压信号被BLC下拉至小于VDD，甚至接近于0，或等于0的过程中，第一待输入信号为VDD，而第二待输入信号持续下拉，此时，控制SAEN＝1，启动控制晶体管M120的源级和漏极导通，放大电路模块141启动工作，等待第一待输入信号和第二待输入信号之间的信号差值大于预设电压差时，将第一待输入信号和第二待输入信号放大并输出，也即，使SAC-INT下拉至低电平信号，SAT-INT维持高电平信号。

需要说明的是，本申请实施例的相关描述中，高电平信号可以理解为逻辑电平信号“1”，其具体电压值，可以认为是VDD，而低电平信号可以理解为逻辑电平信号“0”，其具体电压值，可以认为是0V。

总结来说，基于现有存储器控制电路100的电路结构，通常需要将SAT输入信号线上携带的电压信号从VDD开始下拉，而SAC输入信号线上携带的电压信号保持VDD，或将SAT输入信号线上携带的电压信号保持VDD，而SAC输入信号线上携带的电压信号从VDD开始下拉，直至SAT输入信号线和SAC输入信号线上的信号差值大于预设电压差时，放大电路模块141才会将第一待输入信号和第二待输入信号放大并输出至SAC-INT和SAT-INT，该过程由于是单侧作用，也即，仅仅下拉SAT输入信号线上携带的电压信号，或仅仅下拉SAC输入信号线上携带的电压信号，因此，耗时较长，降低了应用该存储器控制电路100的存储器的读取速度。

为解决上述问题，本申请实施例提供了一种存储器控制电路200，请参阅图2，为本申请实施例提供的存储器控制电路200的电路结构示意图。本申请实施例提供的存储器控制电路200包括位线对、灵敏放大器输入信号线对，以及第一预充电模块210和/或第二预充电模块220。

位线对包括用于连接存储模块230的BLT和BLC，同现有技术，本申请实施例中，BLT用于读取存储模块230中存储的第一DT，获得第一读取信号，BLC用于读取存储模块230中存储的第一DC，获得第二读取信号。

请参阅图3、图4和图5，本申请实施例中，存储模块230的第一读写端通过第一读写控制晶体管M201与BLT连接，具体地，第一读写端与第一读写控制晶体管M201的源极连接，第一读写控制晶体管M201的漏极与BLT连接，而第一读写控制晶体管M201的栅极与WL连接，存储模块230的第二读写端通过第二读写控制晶体管M202与BLC连接，具体地，第二读写端与第二读写控制晶体管M202的源极连接，第二读写控制晶体管M202的漏极与BLC连接，而第二读写控制晶体管M202的栅极与WL连接。其中，第一读写控制晶体管M201和第二读写控制晶体管M202均为N沟道晶体管。

同样，同现有技术，存储模块230可以是两个反向门循环相连形成的锁存器，用于存储数据，其中，第一反向门N201的输入端与第二反向门N202的输出端连接，作为第一读写端，而第一反向门N201的输出端与第二反向门N202的输入端连接，作为第二读写端。

进一步地，在本申请实施例提供的存储器控制电路200仅包括第一预充电模块210，而不包括第二充电模块220的情况下，存储器控制电路200还可以包括第三预充电模块240，用于为BLT和BLC进行预充电(如图3所示)。

同样，同现有技术，第三预充电模块240可以包括第一预充电管M203、第二预充电管M204和第一平衡管M205，第一预充电管M203的栅极接入BLPCHX，第一预充电管M203的源极与内部电源连接，第一预充电管M203的漏极与BLT连接，第二预充电管M204的栅极接入BLPCHX，第二预充电管M204的源极与内部电源连接，第二预充电管M204的漏极与BLC连接，第一平衡管M205的栅极接入BLPCHX，第一平衡管M205的漏极与BLT连接，第一平衡管M205的源极与BLC连接。其中，第一预充电管M203、第二预充电管M204和第一平衡管M205均为P沟道晶体管。

灵敏放大器输入信号线对包括用于连接灵敏放大器250的SAT输入信号线和SAC输入信号线，SAT输入信号线与真位线连接，且通过RCSX控制通断，SAC输入信号线与互补位线连接，且通过RCSX控制通断。具体地，同现有技术，第一读选信号控制管M206的栅极接入RCSX，第一读选信号控制管M206的漏极与BLT连接，第一读选信号控制管M206的源极与SAT输入信号线连接，第二读选信号控制管M207的栅极接入RCSX，第二读选信号控制管M207的漏极与BLC连接，第二读选信号控制管M207的源极与SAC输入信号线连接。其中，第一读选信号控制管M206和第二读选信号控制管M207均为P沟道晶体管。

本申请实施例中，第一预充电模块210用于在SAT输入信号线与BLT导通，且SAC输入信号线与BLC导通之前，将SAT输入信号线和SAC输入信号线上携带的历史电压信号调整至第一目标电压，而第一目标电压是小于VDD的。

此外，本申请实施例中，灵敏放大器250也可以同现有技术，包括放大电路模块251、第五预充电模块252和灵敏放大器启动控制模块253。

放大电路模块251包括第一放大晶体管M211、第二放大晶体管M212、第三放大晶体管M213、第四放大晶体管M214、第五放大晶体管M215、第六放大晶体管M216，其中，第一放大晶体管M211的栅极作为灵敏放大器250的第一信号放大输入端与SAT输入信号线远离BLT的一端连接，第二放大晶体管M212的栅极作为灵敏放大器250的第二信号放大输入端与SAC输入信号线远离BLC的一端连接，且第一放大晶体管M211的源极与第二放大晶体管M212的源级连接，第一放大晶体管M211的漏极与第三放大晶体管M213的源级连接，第二放大晶体管M212的漏极与第四放大晶体管M214的源级连接，第三放大晶体管M213的栅极分别与第四放大晶体管M214的漏极和第五放大晶体管M215的栅极连接，第三放大晶体管M213的漏极与第五放大晶体管M215的漏极连接，同时，接入SAC-INT，第四放大晶体管M214的栅极分别与第三放大晶体管M213的漏极和第六放大晶体管M216的栅极连接，第四放大晶体管M214的漏极与第六放大晶体管M216的漏极连接，同时，接入SAT-INT，第五放大晶体管M215的源级与内部电源连接，第六放大晶体管M216的源级与内部电源连接。其中，第一放大晶体管M211、第二放大晶体管M212、第三放大晶体管M213和第四放大晶体管M214均为N沟道晶体管，第五放大晶体管M215和第六放大晶体管M216均为P沟道晶体管。

第五预充电模块252包括第五预充电管M217、第六预充电管M218和第三平衡管M219，第五预充电管M217的栅极接入灵敏放大器250启动(Sense Amplifier Enable，SAEN)控制信号，记作SAEN，第五预充电管M217的源极与内部电源连接，第五预充电管M217的漏极与SAC-INT连接，第六预充电管M218的栅极接入SAEN，第六预充电管M218的源极与内部电源连接，第六充电管的漏极与SAT-INT连接，第三平衡管M219的栅极接入SAEN，第三平衡管M219的漏极与SAC-INT连接，第三平衡管M219的源极与SAT-INT连接。其中，第五预充电管M217、第六预充电管M218和第三平衡管M219均为P沟道晶体管。

灵敏放大器启动控制模块253包括启动控制晶体管M220，启动控制晶体的栅极接入SAEN，启动控制晶体的源级接地，启动控制晶体的漏极分别与第一放大晶体管M211的源级和第二放大晶体管M212的源级连接。启动控制晶体为N沟道晶体管。

通过上述设置，SAT输入信号线与BLT导通，且SAC输入信号线与BLC导通之后，第一读取信号作用于SAT输入信号线，使得SAT输入信号线上携带的第一目标电压变换为第一待输入信号，第二读取信号作用于SAC输入信号线，使得SAC输入信号线上携带的第一目标电压变换为第二待输入信号，且在第一待输入信号和第二待输入信号之间的信号差值大于预设电压差时，灵敏放大器250将第一待输入信号和第二待输入信号放大并输出，该过程由于是双侧作用，也即，第一读取信号作用于SAT输入信号线，使得SAT输入信号线上携带的第一目标电压变换为第一待输入信号的同时，第二读取信号作用于SAC输入信号线，使得SAC输入信号线上携带的第一目标电压变换为第二待输入信号，因此，减少了使得第一待输入信号和第二待输入信号之间的信号差值大于预设电压差的耗时，提高了应用该存储器控制电路200的存储器的读取速度。

在本申请实施例提供的存储器控制电路200仅包括第二预充电模块220，而不包括第一充电模块210的情况下，存储器控制电路200还可以包括第四预充电模块260，用于为SAT输入信号线和SAC输入信号线进行预充电(如图4所示)。

同样，同现有技术，第四预充电模块260可以包括第三预充电管M221、第四预充电管M222和第二平衡管M223，第三预充电管M221的栅极接入灵敏放大器预充电(SenseAmplifier Precharge，SAPCH)控制信号，记作SAPCHX，第三预充电管M221的源极与内部电源连接，第三预充电管M221的漏极与SAT连接，第四预充电管M222的栅极接入SAPCHX，第四预充电管M222的源极与内部电源连接，第四预充电管M222的漏极与SAC连接，第二平衡管M223的栅极接入SAPCHX，第二平衡管M223的漏极与SAT连接，第二平衡管M223的源极与SAC连接。其中，第三预充电管M221、第四预充电管M222和第二平衡管M223均为P沟道晶体管。

当然，可以理解的是，本申请实施例提供的存储器控制电路200也可以同时包括第一预充电模块210和第二充电模块220(如图5所示)。

请参阅图6，对于第一预充电模块210，本申请实施例中，作为一种可选的实施方式，其可以包括第一充电单元211、第二充电单元212和第一平衡单元213。

第一充电单元211用于在SAT输入信号线上携带的历史电压信号为高电平信号，且SAC输入信号线上携带的历史电压信号为低电平信号时，将SAT输入信号线上携带的历史电压信号预充至VDD，第二充电单元212用于在SAT输入信号线上携带的历史电压信号为低电平信号，且SAC输入信号线上携带的历史电压信号为高电平信号时，将SAC输入信号线上携带的历史电压信号预充至VDD，第一平衡单元213用于对SAT输入信号线上携带的电压信号和SAC输入信号线上携带的电压信号进行平衡，以将SAT输入信号线和SAC输入信号线上携带的电压信号调整至第一目标电压，理想状态下，第一目标电压为VDD/2。

进一步地，本申请实施例中，第一充电单元211包括第一与非门N203和第一晶体管M224，第一与非门N203包括的第一逻辑信号输入端与SAT输入信号线连接，第一与非门N203包括的第二逻辑信号输入端接入灵敏放大器预充电(Sense Amplifier Precharge，SAPCH)控制信号，第一与非门N203包括的第一逻辑信号输出端与第一晶体管M224的栅极连接，第一晶体管M224的源极与内部电源连接，第一晶体管M224的漏极与SAT输入信号线连接，本申请实施例中，第一晶体管M224可以为P沟道晶体管。

第二充电单元212包括第二与非门N204和第二晶体管M225，第二与非门N204包括的第三逻辑信号输入端与SAC输入信号线连接，第二与非门N204包括的第四逻辑信号输入端接入SAPCH控制信号，第二与非门N204包括的第二逻辑信号输出端与第二晶体管M225的栅极连接，第二晶体管M225的源极与内部电源连接，第二晶体管M225的漏极与SAC输入信号线连接，本申请实施例中，第二晶体管M225可以为P沟道晶体管。

第一平衡单元213包括第三晶体管M226，第三晶体管M226的栅极接入灵敏放大器均衡(Sense Amplifier Equalizer，SAEQ)控制信号，记作SAEQX，第三晶体管M226的漏极与SAT输入信号线连接，第三晶体管M226的源极与SAC输入信号线连接，本申请实施例中，第三晶体管M226可以为P沟道晶体管。

本申请实施例中，第二预充电模块220用于在BLT读取存储模块230中存储的第一DT，获得第一读取信号，且BLC读取存储模块230中存储的第一DC，获得第二读取信号之前，将BLT和BLC上携带的历史电压信号调整至第二目标电压，第二目标电压小于VDD。

请参阅图6，对于第二预充电模块220，本申请实施例中，作为一种可选的实施方式，其可以包括第三充电单元221、第四充电单元222和第二平衡单元223。

第三充电单元221用于在BLT上携带的历史电压信号为高电平信号，且BLC上携带的历史电压信号为低电平信号时，将BLT上携带的历史电压信号预充至VDD，第四充电单元222用于在BLT上携带的历史电压信号为低电平信号，且BLC上携带的历史电压信号为高电平信号时，将BLC上携带的历史电压信号预充至VDD，第二平衡单元223用于对BLT上携带的电压信号和BLC上携带的电压信号进行平衡，以将BLT和BLC上携带的电压信号调整至第二目标电压，理想状态下，第二目标电压为VDD/2。

进一步地，本申请实施例中，第三充电单元221包括第三与非门N205和第四晶体管M227，第三与非门N205包括的第五逻辑信号输入端与BLT连接，第三与非门N205包括的第六逻辑信号输入端接入位线预充电(Bit Line Precharge，BLPCH)控制信号，第三与非门N205包括的第三逻辑信号输出端与第四晶体管M227的栅极连接，第四晶体管M227的源极与内部电源连接，第四晶体管M227的漏极与BLT连接，本申请实施例中，第四晶体管M227可以为P沟道晶体管。

第四充电单元222包括第四与非门N206和第五晶体管M228，第四与非门N206包括的第七逻辑信号输入端与BLC连接，第四与非门N206包括的第八逻辑信号输入端接入BLPCH控制信号，第四与非门N206包括的第四逻辑信号输出端与第五晶体管M228的栅极连接，第五晶体管M228的源极与内部电源连接，第五晶体管M228的漏极与BLC连接，本申请实施例中，第五晶体管M228可以为P沟道晶体管。

第二平衡单元223包括第六晶体管M229，第六晶体管M229的栅极接入位线均衡(Bit Line Equalizer，BLEQ)控制信号，记作BLEQX，第六晶体管M229的漏极与BLT连接，第六晶体管M229的源极与BLC连接，本申请实施例中，第六晶体管M229可以为P沟道晶体管。

以下，将处理器核心通过图6所示的存储器控制电路200，从存储模块230读取数据的过程进行描述。

(1)预充电阶段

控制BLPCH＝1，在BLT输入信号线上携带的历史电压信号为高电平信号，且BLC输入信号线上携带的历史电压信号为低电平信号时，BLT上携带的历史电压信号被预充至VDD，BLC上携带的历史电压信号保持低电平信号，在BLT输入信号线上携带的历史电压信号为低电平信号，且BLC输入信号线上携带的历史电压信号为高电平信号时，BLT上携带的历史电压信号保持低电平信号，BLC上携带的历史电压信号被预充至VDD，此后，控制BLEQX＝0，第六晶体管M226源级和漏极导通，BLT上携带的电压信号和BLC输入信号线上携带的电压信号拉平，理想状态下，BLT上携带的电压信号和BLC输入信号线上携带的电压信号在拉平后保持VDD/2。

控制SAPCH＝1，在SAT输入信号线上携带的历史电压信号为高电平信号，且SAC输入信号线上携带的历史电压信号为低电平信号时，SAT输入信号线上携带的历史电压信号被预充至VDD，SAC输入信号线上携带的历史电压信号保持低电平信号，此后，控制SAEQX＝0，第三晶体管M223源级和漏极导通，SAT输入信号线上携带的电压信号和SAC输入信号线上携带的电压信号拉平，理想状态下，SAT输入信号线上携带的电压信号和SAC输入信号线上携带的电压信号在拉平后保持VDD/2。

控制SAEN＝0，第五预充电管M217、第六预充电管M218和第三平衡管M219均导通，SAC-INT上携带的历史电压信号和SAT-INT上携带的历史电压信号均被预充至VDD，且通过第三平衡管M219控制其两端平衡。

(2)数据传输阶段

控制WL＝1，第一读写控制晶体管M201的源级和漏极导通，同时，第二读写控制晶体管M202的源级和漏极导通，BLT读取存储模块230中存储的第一DT，记作DT2，同时，BLC读取存储模块230中存储的第一DC，记作DC2，假设，DT2为1，由于存储模块230是两个反向门循环相连形成的锁存器，存在两个相反的存储位，因此，DC2为0，BLT读取到DT2之后，由于DT2为高电平信号，而BLT上携带的历史电压信号被预充至VDD/2，因此，BLT上携带的电压信号被上拉至接近于VDD，或等于VDD(具体需根据上拉作用时间确定，但可以理解的是，BLT上携带的电压信号从VDD/2起被上拉，且被上拉之后，最终的电压信号是大于SAT输入信号线上携带的电压信号的)，并将上拉结果作为第一读取信号，而BLC读取到DC2之后，由于DC2为低电平信号，而BLC上携带的历史电压信号被预充至VDD/2，因此，BLC上携带的电压信号被DC2下拉至接近于0，或等于0(具体需根据下拉作用时间确定，但可以理解的是，BLC上携带的电压信号从VDD/2起被下拉，且被下拉之后，最终的电压信号是小于SAC输入信号线上携带的电压信号的)，并将下拉结果电压作为第二读取信号。

BLT上携带的电压信号被DT2上拉至接近于VDD，或等于VDD，而BLC上携带的电压信号被DC2被下拉至接近于0，或等于0的过程中，控制RCSX＝0，第一读选信号控制管M206的源级和漏极导通，同时，第二读选信号控制管M207的源级和漏极导通，由于BLT上携带的电压信号被上拉至接近于VDD，或等于VDD，也即，第一读取信号接近于VDD，或等于VDD，而SAT输入信号线上携带的历史电压信号被预充至VDD/2，因此，第一读取信号作用于SAT输入信号线时，SAT输入信号线上携带的电压信号被上拉，并将上拉结果作为第一待输入信号，由于BLC上携带的电压信号被DC2被下拉至接近于0，或等于0，也即，第二读取信号接近于0，或等于0，而SAC输入信号线上携带的历史电压信号被预充至VDD/2，因此，SAC输入信号线上携带的电压信号同样被BLC下拉至接近于0，或等于0，并将下拉结果电压作为第二待输入信号。

(3)放大阶段

在SAT输入信号线上携带的电压信号被BLT由VDD/2起被上拉，SAC输入信号线上携带的电压信号被BLC由VDD/2起下拉至接近于0，或等于0的过程中，控制SAEN＝1，启动控制晶体管M220的源级和漏极导通，放大电路模块251启动工作，等待第一待输入信号和第二待输入信号之间的信号差值大于预设电压差时，将第一待输入信号和第二待输入信号放大并输出，也即，使SAC-INT下拉至低电平信号，SAT-INT维持高电平信号。

总结来说，基于本申请实施例提供的存储器控制电路200的电路结构，需要将SAT输入信号线上携带的电压信号从被BLT由VDD/2起被上拉，而SAC输入信号线上携带的电压信号被BLC由VDD/2起下拉至接近于0，或等于0(DT2＝1，DC2＝0的情况下)，或将SAT输入信号线上携带的电压信号被BLT由VDD/2起下拉至接近于0，或等于0，而SAC输入信号线上携带的电压信号被BLC由VDD/2起被上拉(DT2＝0，DC2＝1的情况下)，直至SAT输入信号线和SAC输入信号线上的信号差值大于预设电压差时，放大电路模块251才会将第一待输入信号和第二待输入信号放大并输出至SAC-INT和SAT-INT，该过程由于是双侧作用，也即，上拉SAT输入信号线上携带的电压信号的同时，下拉SAC输入信号线上携带的电压信号，下拉SAT输入信号线上携带的电压信号的同时，上拉SAC输入信号线上携带的电压信号，因此，耗时较短，提高了应用该存储器控制电路200的存储器的读取速度。

此外，在上述预充电阶段，BLT和BLC中，只有一侧上携带的历史电压信号被预充至VDD，此后，BLT上携带的电压信号和BLC上携带的电压信号在拉平后保持VDD/2，而该过程属于内部电荷再分配过程，因此，不消耗外部电源功耗，因此，相较于现有技术中，BLT和BLC上携带的历史电压信号均被预充至VDD的方案而言，降低了存储器控制电路200的整体功耗。同样的，SAT输入信号线和SAC输入信号线中，只有一侧上携带的历史电压信号被预充至VDD，此后，SAT输入信号线上携带的电压信号和SAC输入信号线上携带的电压信号在拉平后保持VDD/2，而该过程属于内部电荷再分配过程，因此，不消耗外部电源功耗，因此，相较于现有技术中，SAT输入信号线和SAC输入信号线上携带的历史电压信号均被预充至VDD的方案而言，降低了存储器控制电路200的整体功耗。

进一步地，请再次参阅图3～图6，本申请实施例中提供的存储器控制电路200还可以包括钳位电路270，钳位电路270可以包括第一稳定晶体管M230和第二稳定晶体管M231。

本申请实施例中，第一稳定晶体管M230的栅极与BLC连接，第一稳定晶体管M230的源级与内部电源连接，第一稳定晶体管M230的漏极与BLT连接，第二稳定晶体管M231的栅极与BLT连接，第二稳定晶体管M231的源级与内部电源连接，第二稳定晶体管M231的漏极与BLC连接，且第一稳定晶体管M230和第二稳定晶体管M231均为P沟道晶体管。如此，存储器在读取阶段(也即，上述数据传输阶段)，BLT和BLC中，一侧上携带的电压信号从VDD/2起被上拉，另一侧上携带的电压信号从VDD/2起被下拉，而被下拉的一侧通过钳位电路270促进了另一侧的上拉，最终，进一步减少了使得第一待输入信号和第二待输入信号之间的信号差值大于预设电压差的耗时，提高了应用该存储器控制电路200的存储器的读取速度。

以下，将通过仿真实验结果，将处理器核心通过图1所示的存储器控制电路100(现有技术)，从存储模块130读取数据的过程与处理器核心通过图6所示的存储器控制电路200(本申请)，从存储模块230读取数据的过程进行对比，以直观体现应用本申请实施例提供的存储器控制电路200的存储器在读取速度方面的优势性。

在相同的条件下(图1和图6中，相同电路结构部分晶体管的参数相同、仿真条件相同，也即，Process＝tt，Voltage(VDD)＝1.0V，Temperature＝100C，仿真工具均为Hspice)，仿真结果对比如表1和图7所示，显然，处理器核心通过图6所示的存储器控制电路200，从存储模块230读取数据的过程中，SAT输入信号线与SAC输入信号线上的信号差值形成时间更快，也即，SAT输入信号线与SAC输入信号线上的信号差值大于预设电压差的时间很快。

表1

	Delta_t	Delta_v
			现有技术	89PS	254MV
本方案	65PS	411MV

其中，Delta_t为从WL上升沿的50％到SAT输入信号线与SAC输入信号线之间的电压差值V(SAT，SAC)上升到250MV的时间，VDelta_v为在SAEN上升沿的20％时刻，SAT输入信号线与SAC输入信号线之间的电压差值V(SAT，SAC)。

请结合图8，本申请实施例提供的存储器控制电路200还可以包括写数据输入信号线对，写数据输入信号线对包括真写数据(Write Data True，WDT)输入信号线和互补写数据(Write Data Complementary，WDC)输入信号线，WDT输入信号线与BLT连接，且通过写选(Write Column Select，WCS)信号控制通断，WDC输入信号线与BLC连接，且通过WCS信号控制通断。

基于以上电路结构，本申请实施例中，第二预充电模块220还用于在WDT输入信号线与BLT导通，且WDC输入信号线与BLC导通之前，将BLT和BLC上携带的历史电压信号调整至第二目标电压。

WDT输入信号线与BLT导通，且WDC输入信号线与BLC导通之后，BLT还用于读取通过WDT输入信号线写入的第二DT，获得第一写入信号，并将第一写入信号写入存储模块230，BLC还用于读取通过WDC输入信号线写入的第二DC，获得第二写入信号，并将第二写入信号写入存储模块230。

本申请实施例中，WDT输入信号线通过第一写选信号控制管M232与BLT连接，WDC输入信号线通过第二写选信号控制管M233与BLC连接，具体地，第一写选信号控制管M232的栅极接入WCS信号，第一写选信号控制管M232的源级与WDT输入信号线连接，第一写选信号控制管M232的漏极与BLT连接，第二写选信号控制管M233的栅极接入WCS信号，第二写选信号控制管M233的源极与WDC输入信号线连接，第二写选信号控制管M233的漏极与BLC连接。其中，第一写选信号控制管M232和第二写选信号控制管M233均为N沟道晶体管。

以下，将以处理器核心通过图8所示的存储器控制电路200，将数据写入存储模块230的过程进行描述。

(1)预充电阶段

控制BLPCH＝1，在BLT输入信号线上携带的历史电压信号为高电平信号，且BLC输入信号线上携带的历史电压信号为低电平信号时，BLT上携带的历史电压信号被预充至VDD，BLC上携带的历史电压信号保持低电平信号，在BLT输入信号线上携带的历史电压信号为低电平信号，且BLC输入信号线上携带的历史电压信号为高电平信号时，BLT上携带的历史电压信号保持低电平信号，BLC上携带的历史电压信号被预充至VDD，此后，控制BLEQX＝0，第六晶体管M226源级和漏极导通，BLT上携带的电压信号和BLC输入信号线上携带的电压信号拉平，理想状态下，BLT上携带的电压信号和BLC输入信号线上携带的电压信号在拉平后保持VDD/2。

(2)数据传输阶段

假设，通过WDT输入信号线写入的第二DT为1，记作DT3，通过WDC输入信号线写入的第二DC为0，记作DC3，而存储模块230中存储的历史数据包括第三DT和第三DC，分别记作DT4和DC4，其中，DT4为0，DC4为1。

控制WCS＝1，第一写选信号控制管M232的源级和漏极导通，同时，第二写选信号控制管M233的源级和漏极导通，BLT读取DT3之后，由于DT3为高电平信号，而BLT上携带的历史电压信号被预充至VDD/2，因此，BLT上携带的电压信号被上拉至接近于VDD，或等于VDD(具体需根据上拉作用时间确定)，并将上拉结果作为第一写入信号，BLC读取DC3之后，由于DC3为低电平信号，而BLC上携带的历史电压信号被预充至VDD/2，因此，BLC上携带的电压信号被DC3下拉至接近于0，或等于0(具体需根据下拉作用时间确定)，并将下拉结果电压作为第二写入信号。

BLT上携带的电压信号被DT3上拉至VDD，也即，第一写入信号为VDD，而BLC上携带的电压信号被DC3被下拉至0，也即，第二写入信号为0之后，控制WL＝1，第一读写控制晶体管M201的源级和漏极导通，同时，第二读写控制晶体管M202的源级和漏极导通，BLT对存储模块230中存储的DT4改写为第一写入信号，也即，将0改写为1，BLC对存储模块230中存储的DC4改写为第二写入信号，也即，将1改写为0。

而现有就技术中，如图9所示，存储器控制电路100也可以包括写数据输入信号线对，也即，WDT输入信号线和WDC输入信号线，同样，WDT输入信号线与BLT连接，且通过WCS信号控制通断，WDC输入信号线与BLC连接，且通过WCS信号控制通断。

第三预充电模块110还用于在WDT输入信号线与BLT导通，且WDC输入信号线与BLC导通之前，将BLT和BLC上携带的历史电压信号调整至VDD。

WDT输入信号线与BLT导通，且WDC输入信号线与BLC导通之后，BLT还用于读取通过WDT输入信号线写入的第二DT，获得第一写入信号，并将第一写入信号写入存储模块130，BLC还用于读取通过WDC输入信号线写入的第二DC，获得第二写入信号，并将第二写入信号写入存储模块130。

现有技术中，同本申请实施例，WDT输入信号线通过第一写选信号控制管M132与BLT连接，WDC输入信号线通过第二写选信号控制管M133与BLC连接，具体地，第一写选信号控制管M132的栅极接入WCS信号，第一写选信号控制管M132的源级与WDT输入信号线连接，第一写选信号控制管M132的漏极与BLT连接，第二写选信号控制管M133的栅极接入WCS信号，第二写选信号控制管M133的源极与WDC输入信号线连接，第二写选信号控制管M133的漏极与BLC连接。其中，第一写选信号控制管M132和第二写选信号控制管M133均为N沟道晶体管。

以下，将以处理器核心通过图9所示的存储器控制电路100，将数据写入存储模块130的过程进行描述。

(1)预充电阶段

控制BLPCHX＝0，第一预充电管M103、第二预充电管M104和第一平衡管M105均导通，BLT上携带的历史电压信号和BLC上携带的历史电压信号均被预充至电源电压，记作VDD，且通过第一平衡管M105控制其两端平衡。

(2)数据传输阶段

假设，通过WDT输入信号线写入的第二DT为1，记作DT5，通过WDC输入信号线写入的第二DC为0，记作DC5，而存储模块130中存储的历史数据包括第三DT和第三DC，分别记作DT6和DC6，其中，DT6为0，DC6为1。

控制WCS＝1，第一写选信号控制管M132的源级和漏极导通，同时，第二写选信号控制管M133的源级和漏极导通，BLT读取DT5之后，由于DT5为高电平信号，而BLT上携带的历史电压信号被预充至VDD，因此，BLT上携带的电压信号保存VDD不变，并将上拉结果作为第一写入信号，BLC读取DC5之后，由于DC5为低电平信号，而BLC上携带的历史电压信号被预充至VDD，因此，BLC上携带的电压信号被DC5下拉至接近于0，或等于0(具体需根据下拉作用时间确定)，并将下拉结果电压作为第二写入信号。

BLT上携带的电压信号保存VDD不变，也即，第一写入信号为VDD，而BLC上携带的电压信号被DC5被下拉至0，也即，第二写入信号为0之后，控制WL＝1，第一读写控制晶体管M101的源级和漏极导通，同时，第二读写控制晶体管M102的源级和漏极导通，BLT对存储模块130中存储的DT6改写为第一写入信号，也即，将0改写为1，BLC对存储模块130中存储的DC6改写为第二写入信号，也即，将1改写为0。

如表2所示，BLT上携带的历史电压信号为1，BLC上携带的历史电压信号为0，第二DT为1，第二DC为0，第三DT为0，第三DC为1时，处理器核心通过图8所示的存储器控制电路200，将数据写入存储模块与处理器核心通过图9所示的存储器控制电路100，将数据写入存储模块的功耗对比结果。

表2

可以理解的是，本申请实施例中，BLT和BLC平衡至VDD/2的过程属于存储器控制电路200内部电荷的再分配过程，不消耗外部电源功耗，因此，对比可知，处理器核心通过图8所示的存储器控制电路200，将数据写入存储模块230相较于处理器核心通过图9所示的存储器控制电路100，将数据写入存储模块130而言，功耗较低。

本申请实施例还提供了一种存储器，包括上述存储器控制电路200。本申请实施例中，存储器可以是随机存取存储器，例如，静态随机存取存储器(Static RandomAccessMemory，SRAM)。SRAM中包括多个存储器控制电路200，而SRAM可以用于组成高速缓冲存储器(Cache)，基于此，本申请实施例中，存储器也可以是Cache。

此外，本申请实施例中还提供了一种处理器，包括上述存储器，或者说包括SRAM或由SRAM组成的Cache。本申请实施例提供的处理器具体可以是，但不限于中央处理器(Central Processing Unit，CPU)、图形处理器(Graphics Processing Unit，GPU)、加速处理器(Accelerated Processing Unit)、网络处理器(Network Processor，NP)、多媒体应用处理器(Multimedia Application Processor，MAP)。本申请实施例中，处理器包括处理器核心和Cache，处理器核心和Cache通信连接。

进一步地，本申请实施例还提供了一种电子设备，包括上述处理器，具体可以是终端设备，例如，电脑、个人数字助理(Personal Digital Assistant，PAD)、移动上网设备(Mobile Internet Device，MID)等，还可以是服务器，本申请实施例对此不作具体限制。此外，在结构组成上，处理器包括内存、外存储器和上述处理器。本申请实施例中，若处理器为多级Cache处理器，则处理器中包括的最后一级Cache与内存通信连接，而内存则与外存储器通信连接，若处理器仅包括一级Cache，则一级Cache与内存通信连接，而内存则与外存储器通信连接。

综上所述，本申请实施例提供的存储器控制电路200在运行过程中，由于第一目标电压是小于VDD的，因此，对于BLT读取存储模块230中存储的第一真数据，获得的第一读取信号为高于第一目标电压的电压信号，而BLC读取存储模块230中存储的第一互补数据，获得的第二读取信号为低于第一目标电压的电压信号的情况，第一读取信号作用于SAT输入信号线，使得SAT输入信号线上携带的第一目标电压变换为第一待输入信号的过程为BLT上拉SAT输入信号线上的电压，同时，第二读取信号作用于SAC输入信号线，使得SAC输入信号线上携带的第二目标电压变换为第二待输入信号的过程为BLC下拉SAC输入信号线上的电压，加快了SAT输入信号线和SAC输入信号线上的信号差值的形成速度，从而提高了应用该存储器控制电路200的存储器的读取速度。对应的，由于第一目标电压是小于VDD的，因此，对于BLT读取存储模块230中存储的第一真数据，获得的第一读取信号为低于第一目标电压的电压信号，而BLC读取存储模块230中存储的第一互补数据，获得的第二读取信号为高于第一目标电压的电压信号的情况，第一读取信号作用于SAT输入信号线，使得SAT输入信号线上携带的第一目标电压变换为第一待输入信号的过程为BLT下拉SAT输入信号线上的电压，同时，第二读取信号作用于SAC输入信号线，使得SAC输入信号线上携带的第二目标电压变换为第二待输入信号的过程为BLC上拉SAC输入信号线上的电压，加快了SAT输入信号线和SAC输入信号线上的信号差值的形成速度，从而提高了应用该存储器控制电路200的存储器的读取速度。

进一步地，在存储器控制电路200在运行过程中，由于第二目标电压是小于VDD的，因此，对于存储模块230中存储的第一DT为高电平信号，而存储模块230中存储的第一DC为低电平信号的情况，第一DT被第一BLT读取之后，作用于BLT，使得BLT上携带的第二目标电压变换为第一读取信号的过程实质为第一DT上拉BLT上的电压，同时，第一DC被第一BLC读取之后作用于BLC，使得BLC上携带的第二目标电压变换为第二读取信号的过程实质为第一DC下拉BLC上的电压，加快了BLT和BLC上的信号差值的形成速度，从而提高了应用该存储器控制电路200的存储器的读取速度，对应的，由于第二目标电压是小于VDD的，因此，对于存储模块230中存储的第一DT为低电平信号，而存储模块230中存储的第一DC为高电平信号的情况，第一DT被第一BLT读取之后，作用于BLT，使得BLT上携带的第二目标电压变换为第一读取信号的过程实质为第一DT下拉BLT上的电压，同时，第一DC被第一BLC读取之后作用于BLC，使得BLC上携带的第二目标电压变换为第二读取信号的过程实质为第一DC上拉BLC上的电压，加快了BLT和BLC上的信号差值的形成速度，从而提高了应用该存储器控制电路200的存储器的读取速度。

此外，本申请实施例提供的存储器、处理器和电子设备，与本申请实施例提供的存储器控制电路具有相同的有益效果，本申请实施例对此不作赘述。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“连接”、“设置”、“安装”应做广义理解，例如，可以是机械上的固定连接、可拆卸连接或一体地连接，可以是电学上的电连接、通信连接，其中，通信连接又可以是有线通信连接或无线通信连接，此外，可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，对于本领域的技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

以上所述仅为本申请的部分实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (13)

1.一种存储器控制电路，其特征在于，包括位线对、灵敏放大器输入信号线对，以及第一预充电模块和/或第二预充电模块；

所述位线对包括用于连接存储模块的真位线和互补位线，所述真位线用于读取所述存储模块中存储的第一真数据，获得第一读取信号，所述互补位线用于读取所述存储模块中存储的第一互补数据，获得第二读取信号；

所述灵敏放大器输入信号线对包括用于连接灵敏放大器的真灵敏放大器输入信号线和互补灵敏放大器输入信号线，所述真灵敏放大器输入信号线与所述真位线连接，且通过读选信号控制通断，所述互补灵敏放大器输入信号线与所述互补位线连接，且通过所述读选信号控制通断；

所述第一预充电模块用于在所述真灵敏放大器输入信号线与所述真位线导通，且所述互补灵敏放大器输入信号线与所述互补位线导通之前，将所述真灵敏放大器输入信号线和所述互补灵敏放大器输入信号线上携带的历史电压信号调整至第一目标电压，所述第一目标电压小于电源电压；

所述第二预充电模块用于在所述真位线读取所述存储模块中存储的第一真数据，获得第一读取信号，且所述互补位线读取所述存储模块中存储的第一互补数据，获得第二读取信号之前，将所述真位线和所述互补位线上携带的历史电压信号调整至第二目标电压，所述第二目标电压小于所述电源电压。

2.根据权利要求1所述的存储器控制电路，其特征在于，所述第一预充电模块包括第一充电单元、第二充电单元和第一平衡单元；

所述第一充电单元用于在所述真灵敏放大器输入信号线上携带的历史电压信号为高电平信号，且所述互补灵敏放大器输入信号线上携带的历史电压信号为低电平信号时，将所述真灵敏放大器输入信号线上携带的历史电压信号预充至所述电源电压；

所述第二充电单元用于在所述真灵敏放大器输入信号线上携带的历史电压信号为低电平信号，且所述互补灵敏放大器输入信号线上携带的历史电压信号为高电平信号时，将所述互补灵敏放大器输入信号线上携带的历史电压信号预充至所述电源电压；

所述第一平衡单元用于对所述真灵敏放大器输入信号线上携带的电压信号和所述互补灵敏放大器输入信号线上携带的电压信号进行平衡，以将所述真灵敏放大器输入信号线和所述互补灵敏放大器输入信号线上携带的电压信号调整至所述第一目标电压。

3.根据权利要求2所述的存储器控制电路，其特征在于，所述第一充电单元包括第一与非门和第一晶体管，所述第一与非门包括的第一逻辑信号输入端与所述真灵敏放大器输入信号线连接，所述第一与非门包括的第二逻辑信号输入端接入灵敏放大器预充电控制信号，所述第一与非门包括的第一逻辑信号输出端与所述第一晶体管的栅极连接，所述第一晶体管的源极与内部电源连接，所述第一晶体管的漏极与所述真灵敏放大器输入信号线连接。

4.根据权利要求2所述的存储器控制电路，其特征在于，所述第二充电单元包括第二与非门和第二晶体管，所述第二与非门包括的第三逻辑信号输入端与所述互补灵敏放大器输入信号线连接，所述第二与非门包括的第四逻辑信号输入端接入灵敏放大器预充电控制信号，所述第二与非门包括的第二逻辑信号输出端与所述第二晶体管的栅极连接，所述第二晶体管的源极与内部电源连接，所述第二晶体管的漏极与所述互补灵敏放大器输入信号线连接。

5.根据权利要求2所述的存储器控制电路，其特征在于，所述第一平衡单元包括第三晶体管，所述第三晶体管的栅极接入灵敏放大器均衡控制信号，所述第三晶体管的漏极与所述真灵敏放大器输入信号线连接，所述第三晶体管的源极与所述互补灵敏放大器输入信号线连接。

6.根据权利要求1所述的存储器控制电路，其特征在于，所述第二预充电模块第三充电单元、第四充电单元和第二平衡单元；

所述第三充电单元用于在所述真位线上携带的历史电压信号为高电平信号，且所述互补位线上携带的历史电压信号为低电平信号时，将所述真位线上携带的历史电压信号预充至所述电源电压；

所述第四充电单元用于在所述真位线上携带的历史电压信号为低电平信号，且所述互补位线上携带的历史电压信号为高电平信号时，将所述互补位线上携带的历史电压信号预充至所述电源电压；

所述第二平衡单元用于对所述真位线上携带的电压信号和所述互补位线上携带的电压信号进行平衡，以将所述真位线和所述互补位线上携带的电压信号调整至所述第二目标电压。

7.根据权利要求6所述的存储器控制电路，其特征在于，所述第三充电单元包括第三与非门和第四晶体管，所述第三与非门包括的第五逻辑信号输入端与所述真位线连接，所述第三与非门包括的第六逻辑信号输入端接入位线预充电控制信号，所述第三与非门包括的第三逻辑信号输出端与所述第四晶体管的栅极连接，所述第四晶体管的源极与内部电源连接，所述第四晶体管的漏极与所述真位线连接。

8.根据权利要求6所述的存储器控制电路，其特征在于，所述第四充电单元包括第四与非门和第五晶体管，所述第四与非门包括的第七逻辑信号输入端与所述互补位线连接，所述第四与非门包括的第八逻辑信号输入端接入位线预充电控制信号，所述第四与非门包括的第四逻辑信号输出端与所述第五晶体管的栅极连接，所述第五晶体管的源极与内部电源连接，所述第五晶体管的漏极与所述互补位线连接。

9.根据权利要求6所述的存储器控制电路，其特征在于，所述第二平衡单元包括第六晶体管，所述第六晶体管的栅极接入位线均衡控制信号，所述第六晶体管的漏极与所述真位线连接，所述第六晶体管的源极与所述互补位线连接。

10.根据权利要求1所述的存储器控制电路，其特征在于，所述存储器控制电路还包括写数据输入信号线对，所述写数据输入信号线对包括真写数据输入信号线和互补写数据输入信号线，所述真写数据输入信号线与所述真位线连接，且通过写选信号控制通断，所述互补写数据输入信号线与所述互补位线连接，且通过所述写选信号控制通断；

所述第二预充电模块还用于在所述真写数据输入信号线与所述真位线导通，且所述互补写数据输入信号线与所述互补位线导通之前，将所述真位线和所述互补位线上携带的历史电压信号调整至所述第二目标电压；

所述真写数据输入信号线与所述真位线导通，且所述互补写数据输入信号线与所述互补位线导通之后，所述真位线还用于读取通过所述真写数据输入信号线写入的第二真数据，获得第一写入信号，并将所述第一写入信号写入所述存储模块，所述互补位线还用于读取通过所述互补写数据输入信号线写入的第二互补数据，获得第二写入信号，并将所述第二写入信号写入所述存储模块。

11.一种存储器，其特征在于，包括权利要求1～10所述的存储器控制电路。

12.一种处理器，其特征在于，包括权利要求11所述的存储器。

13.一种电子设备，其特征在于，包括权利要求12所述的处理器。

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