CN112260685B - 时脉数据回复装置与方法 - Google Patents

Abstract

一种时脉数据回复装置与方法。时脉数据回复装置包含相位侦测电路系统、信号控制电路系统以及多个相位内插电路。相位侦测电路系统用以根据多个第一时脉信号侦测输入信号的相位以产生多个第一控制信号，其中第一时脉信号的相位彼此不同。信号控制电路系统用以重新排序第一控制信号以依序输出为多个第二控制信号。相位内插电路用以分别输出多个第二时脉信号并根据第二控制信号交替地调整第二时脉信号的相位，以产生输出时脉信号。本案提供的时脉数据回复装置与方法可重新分配相位控制信号，以让多个相位内插电路交替地调整其输出的时脉信号。如此，可以避免相消干涉的问题，以提高系统运作的整体稳定度。

Description

时脉数据回复装置与方法

技术领域

本揭示内容是关于一种时脉数据回复装置，特别是关于一种使用信号控制电路系统的时脉数据回复装置。

背景技术

随着数据传输速度越来越高，时脉数据回复的效能变的益趋重要。时脉数据回复的效能相关于时脉数据回复更新速度与相位调整间隔。然而，不同相位的信号在特定情况下可能造成相消性干涉，使时脉数据回复失去锁相的功能而没有时脉信号输出。

发明内容

本揭示内容的一实施方式是关于一种时脉数据回复装置包含相位侦测电路系统、信号控制电路系统以及多个相位内插电路。相位侦测电路系统用以根据多个第一时脉信号侦测输入信号的相位以产生多个第一控制信号，其中第一时脉信号的相位彼此不同。信号控制电路系统用以重新排序第一控制信号以依序输出为多个第二控制信号。相位内插电路用以分别输出多个第二时脉信号并根据第二控制信号交替地调整第二时脉信号的相位，以产生输出时脉信号。

在一些实施例中，第一时脉信号为基于输出时脉信号产生。

在一些实施例中，相位内插电路更用以叠加第二时脉信号为输出时脉信号。

在一些实施例中，相位内插电路包含第一相位内插电路与第二相位内插电路。第一相位内插电路用以调整第二时脉信号中的第一信号的相位。第二相位内插电路用以调整第二时脉信号中的第二信号的相位。在第一信号的相位被调整两次的期间内，第二信号的相位被调整一次。

在一些实施例中，相位侦测电路系统包含多个相位侦测器。相位侦测器用以分别依据第一时脉信号侦测输入信号的相位，以分别输出第一控制信号。相位侦测器的数量与相位内插电路的数量相同。

在一些实施例中，信号控制电路系统包含第一信号控制器与第二信号控制器。第一信号控制器用以接收第一控制信号中的多个领先信号，并重新排列领先信号为第二控制信号中的第一部分。第二信号控制器用以接收第一控制信号中的多个延迟信号，并重新排列延迟信号为第二控制信号中的第二部分。

在一些实施例中，于一相位更新期间内，第二控制信号中的第一部分与第二部分被平均地传输至相位内插电路。

在一些实施例中，于一相位更新期间内，相位内插电路不连续地调整第二时脉信号中的对应者的相位。

在一些实施例中，时脉数据回复装置还包含锁相回路。锁相回路耦接于相位内插电路，用以产生参考时脉信号至相位内插电路。相位内插电路依据参考时脉信号与第二控制信号输出第二时脉信号。

本揭示内容的一实施方式是关于一种时脉数据回复方法，其包含下列操作：根据多个第一时脉信号侦测输入信号的相位以产生多个第一控制信号，其中第一控制信号的相位彼此不同；重新排列第一控制信号以输出为多个第二控制信号；以及通过多个相位内插电路，输出多个第二时脉信号，并根据第二控制信号交替地调整第二时脉信号的相位以产生输出时脉信号。

在一些实施例中，产生输出时脉信号包含叠加第二时脉信号为输出时脉信号。

在一些实施例中，交替地调整第二时脉信号的相位包含调整第二时脉信号中的第一信号的相位以及调整所述多个第二时脉信号中的第二信号的相位。在第一信号的相位被调整两次的期间内，第二信号的相位被调整一次。

在一些实施例中，第一控制信号的数量与第二控制信号的数量相同。

在一些实施例中，重新排列第一控制信号以输出为第二控制信号包含重新排列第一控制信号中的多个领先信号为第二控制信号中的第一部分以及重新排列第一控制信号中的多个延迟信号为第二控制信号中的第二部分。

在一些实施例中，时脉数据回复方法还包含：于相位更新期间内，平均地传输第二控制信号中的第一部分与第二部分至相位内插电路。

在一些实施例中，于相位更新期间内，通过相位内插电路不连续地调整对应于第二时脉信号中的对应者的相位。

在一些实施例中，时脉数据回复方法还包含通过锁相回路产生参考时脉信号至相位内插电路。相位内插电路依据参考时脉信号与第二控制信号产生第二时脉信号。

在一些实施例中，时脉数据回复方法还包含：通过除频电路，基于输出时脉信号产生第一时脉信号。

综上所述，本案一些实施例所提供的时脉数据回复装置与方法可重新分配相位控制信号，以让多个相位内插电路交替地调整其输出的时脉信号。如此，可以避免相消干涉的问题，以提高系统运作的整体稳定度。

附图说明

通过阅读以下对实施例的详细描述可以更全面地理解本揭示案，参考附图如下：

图1为根据本揭示文件的一些实施例所绘示的一种时脉数据回复装置的示意图；

图2为根据本揭示文件的一些实施例所绘示的时脉数据回复装置的示意图；

图3为根据本揭示文件的一些实施例所绘示于图2的时脉数据回复装置中的信号控制电路系统示意图；

图4为根据本揭示文件的一些实施例所绘示于图3的信号控制器的操作示意图；

图5为根据本揭示文件的其他些实施例所绘示于图4的信号控制器的示意图；

图6为根据本揭示文件的一些实施例所绘示操作于信号控制电路的信号波形图；以及

图7为根据本揭示文件的一些实施例所绘示的时脉数据回复方法的流程图。

【符号说明】

100、200：时脉数据回复装置

110：相位侦测电路系统

110a、110b、110c、110d：相位侦测器

120：相位内插电路系统

120a、120b、120c、120d：相位内插电路

130：锁相回路

140：信号控制电路系统

140a、140b：信号控制器

150：除频电路

Din、UP/DN、UP1/DN1、UP2/DN2、UP3/DN3、UP4/DN4、LEAD/LAG、LEAD1/LAG1、LEAD2/LAG2、LEAD3/LAG3、LEAD4/LAG4、UP1、UP2、UP3、UP4、DN1、DN2、DN3、DN4、LEAD1、LEAD2、LEAD3、LEAD4、LAG1、LAG2、LAG3、LAG4：信号

CK、CKI、CKa、CKb、CKc、CKd、CLK、时脉信号

t1、t2、t3、t4、t5、t6、t7：时段

1、2、3、4、5、6、7、8、9、10、11、12：高起的部分

L1、L2、L3、L4、L5、L6、L7：逻辑门

DIV：除频器

FF1、FF2：正反器

B：信号

O1、O2、O3、O4、O5、O6、O7：输出信号

C：运算结果

X1、X2、T1、T2、Tt：时段

700：方法

S701、S702、S703、S704、S705：操作

具体实施方式

下文是举实施例配合所附附图作详细说明，但所描述的具体实施例仅仅用以解释本案实施例，并不用来限定本案实施例，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本案实施例揭示内容所涵盖的范围。

关于本文中所使用的“耦接”或“连接”，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。

于本文中，用语“电路系统(circuitry)”泛指包含一或多个电路(circuit)所形成的单一系统。用语“电路”泛指由一或多个电晶体与/或一或多个主被动元件按一定方式连接以处理信号的物件。

参考图1。图1为根据本揭示文件的一些实施例所绘示的一种时脉数据回复装置100的示意图。如图1所示，时脉数据回复装置100包含相位侦测电路系统110、相位内插电路系统120、锁相回路130、信号控制电路系统140与除频电路150。在一些实施例中，时脉数据回复装置100用以根据输入信号Din执行时脉数据回复，以产生输出时脉信号CK。

如图1所示，相位侦测电路系统110耦接信号控制电路系统140。信号控制电路系统140耦接至相位内插电路系统120。锁相回路130耦接至相位内插电路系统120。相位内插电路系统120透过除频电路150耦接至相位侦测电路系统110以形成一回路。

在一些实施例中，相位侦测电路系统110用以接收输入信号Din与多个时脉信号并产生控制信号UP/DN。相位侦测电路系统110用以依据时脉信号/>侦测输入信号Din的相位，以产生多个控制信号UP/DN。

在一些实施例中，信号控制电路系统140用以接收多个控制信号UP/DN，并产生多个控制信号LEAD/LAG。信号控制电路系统140用以重新排序控制信号UP/DN以输出为控制信号LEAD/LAG。在一些实施例中，控制信号UP/DN与控制信号LEAD/LAG包含多个信号，例如绘示于图2的控制信号UP1/DN1、控制信号UP2/DN2、控制信号LEAD1/LAG1、控制信号LEAD2/LAG2等。于本揭露文件中，控制信号的参考编号若无包含数字，例如UP/DN与LEAD/LAG，其代表控制信号的部分或全部。举例来说，控制信号UP/DN可代表控制信号UP1/DN1、UP2/DN2、UP3/DN3、UP4/DN4的合称，或代表控制信号UP1/DN1、UP2/DN2。

在一些实施例中，相位内插电路系统120用以接收多个控制信号LEAD/LAG与参考时脉信号CKI，并产生输出时脉信号CK。相位内插电路系统120用以依据多个控制信号LEAD/LAG与参考时脉信号CKI调整输出时脉信号CK。

在一些实施例中，锁相回路130用以产生参考时脉信号CKI，并将参考时脉信号CKI传输至相位内插电路系统120。在一些实施例中，参考时脉信号CKI的相位不因执行时脉数据回复而改变。

在一些实施例中，除频电路150用以接收输出时脉信号CK，并输出多个时脉信号至相位侦测电路系统110。除频电路150用以依据输出时脉信号CK产生时脉信号在一些实施例中，多个时脉信号/>的频率与时脉信号CK的频率不同，例如，时脉信号CK的频率为时脉信号/> 的频率的四倍。在一些实施例中，时脉信号的相位彼此不同，例如依序相差90度。

上述时脉数据回复装置100的设置，包含时脉信号控制信号UP/DN与控制信号LEAD/LAG的数量，仅为示意的用途。各种不同时脉数据回复装置100的设置均在本揭露文件的考量与范畴之内。

在参考图2。图2为根据本揭示文件的一些实施例所绘示的时脉数据回复装置200的示意图。在一些实施例中，时脉数据回复装置200为示于图1中时脉数据回复装置100的部分。为了以较佳的方式理解本揭示内容，图2中类似元件的参考编号沿用图1中的参考编号。

如图2所示，时脉数据回复装置200包含相位侦测电路系统110、信号控制电路系统140与相位内插电路系统120。其中，相位侦测电路系统110包含相位侦测器110a、相位侦测器110b、相位侦测器110c与相位侦测器110d。相位内插电路系统120包含相位内插电路120a、相位内插电路120b、相位内插电路120c与相位内插电路120d。

如图2所示，相位侦测器110a、相位侦测器110b、相位侦测器110c与相位侦测器110d耦接至信号控制电路系统140。相位内插电路120a、相位内插电路120b、相位内插电路120c与相位内插电路120d耦接至信号控制电路系统140。相位侦测器110a～110d透过信号控制电路系统140与相位内插电路120a～120d耦接。

在一些实施例中，相位侦测器110a、相位侦测器110b、相位侦测器110c与相位侦测器110d用以接收输入信号Din，更分别接收时脉信号时脉信号/>时脉信号/>与时脉信号/>并分别产生控制信号UP1/DN1、控制信号UP2/DN2、控制信号UP3/DN3与控制信号UP4/DN4。相位侦测器110a用以依据时脉信号/>侦测输入信号Din的相位，以产生控制信号UP1/DN1。相位侦测器110b、相位侦测器110c与相位侦测器110d用以执行相似于相位侦测器110a的操作，于此不再赘述。

在一些实施例中，时脉信号时脉信号/>时脉信号/>与时脉信号/>的相位彼此不同。因此，依据不同相位所产生的控制信号UP1/DN1、控制信号UP2/DN2、控制信号UP3/DN3与控制信号UP4/DN4的信号值亦可能不同。

在一些实施例中，信号控制电路系统140用以接收控制信号UP1/DN1、控制信号UP2/DN2、控制信号UP3/DN3与控制信号UP4/DN4，并产生控制讯LEAD1/LAG1、控制信号LEAD2/LAG2、控制信号LEAD3/LAG3与控制信号LEAD4/LAG4。信号控制电路系统140用以将多个控制信号UP1/DN1～UP4/DN4重新排列为多个控制信号LEAD1/LAG1～LEAD4/LAG4。

在一些实施例中，相位内插电路120a、相位内插电路120b、相位内插电路120c与相位内插电路120d用以分别接收控制信号LEAD1/LAG1、控制信号LEAD2/LAG2、控制信号LEAD3/LAG3与控制信号LEAD4/LAG4，并产生输出时脉信号CK。在一些实施例中，相位内插电路120a～120d中的每一者亦接收参考时脉信号CKI。相位内插电路120a～120d中每一者用以依据控制信号LEAD1/LAG1～LEAD4/LAG4中的一对应信号与参考时脉信号CKI产生输出时脉信号CK。

在一些实施例中，相位内插电路120a用以输出时脉信号CKa，并依据接收控制信号LEAD1/LAG1与参考时脉信号CKI调整时脉信号CKa的相位。相位内插电路120b、相位内插电路120c与相位内插电路120d用以执行相似于相位内插电路120a的操作，并分别输出时脉信号CKb、CKc、CKd。

在一些实施例中，相位内插电路系统120用以依据控制信号LEAD1/LAG1～LEAD4/LAG4与参考时脉信号CKI交替地调整时脉信号CKa～CKd。在一些实施例中，相位内插电路系统120更用以叠加时脉信号CKa～CKd并输出为输出时脉信号CK。

例如，相位内插电路120a～120d每一者由类比式相位内插器电路实施。以相位内插电路120a为例，相位内插电路120a根据控制信号LEAD1/LAG1设定电流分配比例，以根据参考时脉信号CKI与此电流比例调整时脉信号CKa的相位，其中时脉信号CKa可为电流形式的信号。如此，相位内插电路120a～120d的输出可直接相接，以加总各个电流(即时脉信号Cka～Ckd)为输出时脉信号CK。上述关于相位内插电路120a～120d的实施方式用于示例，且本揭示文件并不以此为限。

参考图3。图3为根据本揭示文件的一些实施例所绘示于图2的时脉数据回复装置200中的信号控制电路系统140的示意图。为了以较佳的方式理解本揭示内容，图3将参照图2进行说明，且图3中类似元件的参考编号沿用图2中的参考编号。如图3所示，信号控制电路系统140包含信号控制器140a与信号控制器140b。

在一些实施例中，控制信号UP/DN中包含领先信号UP与延迟信号DN。相似地，控制信号UP1/DN1～UP4/DN4包含领先信号UP1～UP4与延迟信号DN1～DN4。如图3所示，信号控制电路系统140接收控制信号UP1/DN1～UP4/DN4，其中信号控制器140a用以接收收领先信号UP1～UP4，以及信号控制器140b用以接收延迟信号DN1～DN4。

在一些实施例中，若相位侦测器110a依据时脉信号侦测输入信号Din的相位并判断出需前移输出时脉信号CK的相位时，相位侦测器110a产生具有第一逻辑值(例如为逻辑值1)的领先信号UP1与具有第二逻辑值(例如为逻辑值0)的延迟信号DN1。或者，若相位侦测器110a依据时脉信号/>侦测输入信号Din的相位并判断出需后移输出时脉信号CK的相位时，相位侦测器110a产生具有第二逻辑值(例如为逻辑值0)的领先信号UP1与具有第一逻辑值(例如为逻辑值1)的延迟信号DN1。其余相位侦测器110b～11d、领先信号UP2～UP4与延迟信号DN2～DN4的设定方式可依此类推，于此不再赘述。

在一些实施例中，信号控制器140a用以重新排列接收的领先信号UP1～UP4为领先信号LEAD1、领先信号LEAD2、领先信号LEAD3与领先信号LEAD4(即控制信号LEAD1/LAG1～LEAD4/LAG4中的第一部分)。

在一些实施例中，信号控制器140b用以重新排列接收的延迟信号DN1～DN4为延迟信号LAG1、延迟信号LAG2、延迟信号LAG3与延迟信号LAG4(即控制信号LEAD1/LAG1～LEAD4/LAG4中的第二部分)。

在一些实施例中，相位内插电路系统120用以根据领先信号LEAD使输出时脉信号CK的相位前移，以及用以根据延迟信号LAG使输出的输出时脉信号CK的相位后移。详细而言，相位内插电路120a根据领先信号LEAD1使时脉信号CKa的相位前移，并根据延迟信号LAG1使时脉信号CKa的相位后移。相位内插电路120b～120d的操作与相位内插电路120a的操作相似，于此不再赘述。

在一些实施例中，相位内插电路系统120根据经重新排列后的控制信号LEAD/LAG来调整输出时脉信号CK的相位。

参考图4。图4为根据本揭示文件的一些实施例所绘示于图3的信号控制器140a的操作示意图。为了以较佳的方式理解本揭示内容，图4将参照图3进行说明，且图4中类似元件的参考编号沿用图3中的参考编号。如图4所示，图4左侧绘示领先信号UP1～UP4的波形图，图4右侧绘示领先信号LEAD1～LEAD4的波形图。

如图4所示，在时段t1，相位侦测器110d输出具有前述第一逻辑值(例如为逻辑值1)的领先信号UP4(标记为信号1)。在时段t2，相位侦测器110a、相位侦测器110b以及相位侦测器110d分别输出具有第一逻辑值的领先信号UP1(标记为信号2)、领先信号UP2(标记为信号3)以及领先信号UP1(标记为信号4)。依此类推，在时段t1～t7间，多个相位侦测器110a～11d输出多个具有第一逻辑值的领先信号UP(标记为信号1～12)。

在一些实施例中，信号控制器140a用以将领先信号UP1～UP4重新排列至领先信号LEAD1～LEAD4。因此，在时段t1～t7间，领先信号UP1～UP4中第一逻辑值的总数量与领先信号LEAD1～LEAD4中第一逻辑值的总数量相同。

在一些实施例中，若领先信号UP1～UP4于一时段内具有一定数量的第一逻辑值，信号控制器140a重新排列领先信号UP1～UP4，以使得领先信号LEAD1～LEAD4在同样时段内具有相同数量的第一逻辑值。例如，如图4所示，领先信号UP1～UP4在时段t1中具有一个第一逻辑值(即信号1)，并在时段t2中具有三个第一逻辑值(即信号2、3、4)。相应地，领先信号LEAD1～LEAD4在时段t1中也具有一个第一逻辑值(即信号1)，并在时段t2中也具有三个第一逻辑值(即信号2、3、4)。

在一些实施例中，信号控制器140a用以按照领先信号LEAD1～LEAD4的顺序而依序分配领先信号UP1～UP4中的第一逻辑值给领先信号LEAD1～LEAD4。关于此处操作将参照图4详细说明。

在时段t1，领先信号UP4具有第一逻辑值(即信号1)。信号控制器140a将信号1重新排列至领先信号LEAD1中。

在时段t2，领先信号UP1、UP2、UP4分别具有三个第一逻辑值(即信号2、3、4)。在时段t2之前，领先信号LEAD1已先被分配到第一逻辑值。因此，信号控制器140a按照顺序将三个信号2、3、4重新排列至领先信号LEAD2、LEAD3、LEAD4中。

在时段t3，领先信号UP2具有一个第一逻辑值(即信号5)。在时段t3之前，领先信号LEAD4为最近一次被分配到第一逻辑值。因此，按照顺序，信号控制器140a将信号5重新排列至领先信号LEAD1。

在时段t4，领先信号UP1～UP4未具有第一逻辑值。因此，信号控制器140a未产生具有第一逻辑值的领先信号LEAD1～LEAD4。

在时段t5，领先信号UP1～UP4具有四个第一逻辑值(即信号6、7、8、9)。在时段t5之前，领先信号LEAD1为最近一次被分配到的信号。因此，按照顺序，信号控制器140a将四个信号6、7、8、9重新排列至领先信号LEAD2、LEAD3、LEAD4、LEAD1

在时段t6，领先信号UP1、UP4分别具有二个第一逻辑值(即信号10、11)。在时段t6之前，领先信号LEAD1为最近一次被分配到的信号。因此，按照顺序，信号控制器140a将二个信号10、11重新排列至领先信号LEAD2、LEAD3。

在时段t7，领先信号UP2具有一个第一逻辑值(即信号12)。在时段t7之前，领先信号LEAD3为最近一次被分配到的信号。因此，按照顺序，信号控制器140a将信号12重新排列至领先信号LEAD4。

换言之，信号控制器140a用以依照领先信号LEAD1、LEAD2、LEAD3、LEAD4的顺序，将领先信号UP1～UP4中的第一逻辑值重新分配至领先信号LEAD1～LEAD4。在一些实施例中，信号控制器140a用以平均分配领先信号UP1～UP4中的第一逻辑值至领先信号LEAD1～LEAD4。因为信号控制器140a依序的分配多个第一逻辑值给领先信号LEAD1～LEAD4，故领先信号LEAD1～LEAD4中的每一者的第一逻辑值的数量大体上相同。如图4所示，经信号控制器140a处理后，在时段t1～t7内，领先信号LEAD1～LEAD4中每一者皆具有三个第一逻辑值。

以上仅以领先信号LEAD1～LEAD4为例说明。在本文各个实施例中，领先信号LEAD与延迟信号LAG可具有相同设定方式，故于此不再重复赘述。

在一些实施例中，信号控制器140a与信号控制器140b具有相同的电路结构。在一些实施例中，信号控制器140a与信号控制器140b中任一者可由执行图4中的重新分配操作的处理电路实施。在一些实施例中，信号控制器140a与信号控制器140b中任一者可由一或多个逻辑电路(如后图5所示)实施，但本案并不以此为限。

参考图5。图5为根据本揭示文件的一些实施例所绘示于图4的信号控制器140a的示意图。为易于说明，图5的实施例以重新分配两个领先信号UP1～UP2为例(即第1～3图中仅采用两个两个相位侦测器110a、110b与相位内插器电路120a与120b的情形)。

如图5所示，信号控制器140a包含逻辑门L1、L2、L3、L4、L5、L6、L7、除频器DIV与正反器FF1、FF2。

如图5所示，逻辑门L1的第一输入端与第二输入端分别接收领先信号UP1、UP2，并产生输出信号O1至逻辑门L3、L4、L5的第一输入端。逻辑门L3的第二输入端用以接收输出时脉信号CLK，并产生输出信号O3至除频器DIV。除频器DIV用以输出信号A与信号B。在一些实施例中，除频器DIV用以平均所接收到的输出信号O3的信号的频率。例如，于此例中，除频器DIV用以将输出信号O3的频率降为一半(即除以2)，因此，信号A、B的频率为输出时脉信号CLK的一半。逻辑门L4的第二输入端用以接收信号A，并产生输出信号O4至逻辑门L6的第一输入端。逻辑门L5的第二输入端用以接收信号B，并产生输出信号O5至逻辑门L7的第一输入端。逻辑门L2的第一输入端与第二输入端用以接收领先信号UP1、UP2，并将运算结果C输出至逻辑门L6、L7的第二输入端。逻辑门L6用以将输出信号O6输出至正反器FF1。逻辑门L7用以将输出信号O7输出至正反器FF2。正反器FF1用以依据输出信号O6与输出时脉信号CLK产生领先信号LEAD1。正反器FF2用以依据输出信号O7与输出时脉信号CLK产生领先信号LEAD2。在一些实施例中，输出时脉信号CLK可为相位内插电路系统120输出的输出时脉信号CK。

在一些实施例中，逻辑门L1可为异或门。如此，输出信号O1可用以反映领先信号UP1或UP2是否具有第一逻辑值(即搜集领先信号UP1与UP2具有第一逻辑值的信息)。在一些实施例中，逻辑门L2～L7可为与非门。在一些实施例中，正反器FF1～FF2可为D型正反器。输出信号O2可用以反映领先信号UP1与UP2是否于同一时段皆具有第一逻辑值。当领先信号UP1与UP2于同一时段皆具有第一逻辑值，输出信号O2为逻辑值0。响应于具有逻辑值0的输出信号O2，逻辑门L6与L7输出具有逻辑值1的输出信号O6～O7。据此，正反器FF1与FF2皆被更新而输出具有第一逻辑值的领先信号LEAD1～LEAD2。

在一些实施例中，逻辑门L4可比较信号A与输出信号O1，并在信号A与输出信号O1皆为逻辑值1时输出具有逻辑值0的输出信号O4，以更新领先信号LEAD1。同理，逻辑门L5可比较信号B与输出信号O1，并在信号B与输出信号O1皆为逻辑值1时输出具有逻辑值0的输出信号O5，以更新领先信号LEAD2。由于信号A与B的频率为输出信号O3的频率的一半，其中输出信号O3为根据时脉信号CLK与输出信号O1产生。因此，在一般情形下，逻辑门L4与逻辑门L5将交替地输出具有逻辑值0的输出信号O4与具有逻辑值0的输出信号O5。如此一来，领先信号LEAD1与领先信号LEAD2将交替地具有逻辑值1，以等效地完成图4中的重新分配的操作。

图5所示的信号控制器140a的配置仅为释例的用途。各种不同的信号控制器140a的配置均在本揭露文件的考量与范畴之内。

参考图6。图6为根据本揭示文件的一些实施例所绘示操作于信号控制器140a的信号波形图。如图6所示，信号波形图包含领先信号UP1、UP2与领先信号LEAD1、LEAD2的波形与时序的关系。在图6中，当信号的波形为脉冲时，表示该信号具有前述的第一逻辑值。

如图6所示，领先信号UP1在时段X2连续具有两次第一逻辑值。同时，在时段X2中，领先信号UP2未具有第一逻辑值。此外，领先信号UP2在时段X1连续具有两次第一逻辑值。同时，在时段X1中，领先信号UP1未具有第一逻辑值。

在信号控制器140a重新调整领先信号UP1、UP2，以输出为领先信号LEAD1、LEAD2。如图6所示，领先信号LEAD1、LEAD2为交替地具有第一逻辑值。例如。在对应于时段X1、X2的时段T1、T2中，领先信号LEAD1、LEAD2依序交替地具有第一逻辑值。因此，当相位内插电路系统120接收上述的领先信号LEAD1、LEAD2后，相位内插电路系统120可依序地调整时脉信号CKa、CKb的相位。

通过重新分配领先信号UP1与UP2，在相位内插电路系统120调整时脉信号CKa的相位两次的期间(例如为期间T2)内，相位内插电路系统120调整时脉信号CKb的相位一次。换言之，在相位更新期间Tt(相当于图4中的多个时段t1～t7)内，相位内插电路系统120不连续地调整时脉信号CKa、CKb中一对应者的相位。

在一些做法中，相位内插器没有依序轮流调整对应的时脉的相位。例如，相位内插器直接根据图6中的领先信号UP1～UP2进行调整。当相位内插器先根据时段X1中领先信号UP2的两个第一逻辑值连续调整对应时脉的相位，再根据时段X2中领先信号UP1的两个第一逻辑值连续调整对应时脉的相位时，将导致这些时脉的相位过度调整而让这些时脉的相位互为反相。在此情形下，两个时脉将彼此抵消而让相位内插器最终所输出的时脉信号为零(即没有信号)。如此一来，整个时脉回复的运作将会失效，导致系统无法正确运作。于一些应用中，上述现象称为相消干涉(destructive interference)。

相较于上述的作法，在本案实施例中，控制信号UP/DOWN被依序重新分配为控制信号LEAD/LAG。如此，相位内插电路系统120将依序轮流调整时脉信号CKa、CKb、CKc、CKd的相位，而不会过度调整时脉信号CKa、CKb、CKc、CKd的相位以避免造成输出时脉信号CK消失。

应当理解，为易于说明，在上述各实施例中的说明中第一逻辑值可设定为逻辑值1，且第二逻辑值可设定为逻辑值0。然而，上述设定方式仅用于示例，依据不同电路设置方式或实际应用，第一逻辑值亦可设定为逻辑值0，且第二逻辑值亦可设定为逻辑值1。因此，本案实施例并不以前述设定方式为限。

参考图7。图7为根据本揭示文件的一些实施例所绘示的时脉数据回复方法700的流程图。为了以较佳的方式理解本揭示内容，图7将参照图1～6进行说明，且图7的叙述中提及的类似元件的参考编号沿用图1～6中的参考编号。如图7所示，时脉数据回复方法700包含操作S701、S702、S703、S704与S705。

在操作S701中，相位侦测电路系统110依据时脉信号侦测输入信号Din的相位，以产生控制信号UP/DN。在一些实施例中控制信号UP/DN中包含多个相位彼此不同的控制信号UP1/DN1～UP4～DN4。

在操作S702中，信号控制电路系统140将控制信号UP/DN重新排列以输出为控制信号LEAD/LAG并传输至相位内插电路系统120。在一些实施例中，控制信号UP/DN的数量与控制信号LEAD/LAG的数量相同。

在一些实施例中，控制信号UP/DN中包含领先信号UP与延迟信号DN，信号控制电路系统140将领先信号UP重新排列为控制信号LEAD/LAG中的领先信号LEAD，以及信号控制电路系统140将延迟信号DN重新排列为控制信号LEAD/LAG中的延迟信号LAG。在一些实施例中，信号控制电路系统140在一相位更新的期间内，平均地传输领先信号LEAD与延迟信号LAG至相位内插电路系统120中的多个相位内插电路120a～120d。

在操作S703中，通过相位内插电路系统120中多个相位内插电路120a～120d输出时脉信号CKa～CKd，并依据控制信号LEAD/LAG交替地调整时脉信号CKa～CKd的相位。例如，相位内插电路120a调整时脉信号CKa以及相位内插电路120b调整时脉信号CKb，其中在相位内插电路120a调整时脉信号CKa两次的期间内，相位内插电路120b调整时脉信号CKb一次。在一些实施例中，相位内插电路系统120更依据锁相回路产生的参考时脉CKI输出时脉信号CKa～CKd。

在操作S704中，相位内插电路系统120叠加时脉信号CKa～CKd以产生输出时脉信号CK。

在操作S705中，除频电路150基于输出时脉信号CK产生时脉信号 并将时脉信号/>传输至相位侦测电路系统110。

上述的时脉数据回复方法700的叙述包含示例性的操作，但时脉数据回复方法700的这些操作不必依所显示的顺序被执行。时脉数据回复方法700的这些操作的顺序得以被变更，或者这些操作得以在适当的情况下被同时执行、部分同时执行或省略，皆在本揭示的实施例的精神与范畴内。

综上所述，本案一些实施例所提供的时脉数据回复装置与方法可重新分配相位控制信号，以让多个相位内插电路交替地调整其输出的时脉信号。如此，可以避免相消干涉的问题，以提高系统运作的整体稳定度。

虽然本案的实施例已揭露如上，然其并非用以限定本案实施例，任何熟悉此技艺者，在不脱离本案实施例的精神和范围内，当可做些许的更动与润饰，因此本案实施例的保护范围当以所附的权利要求书所界定的范围为准。

Claims (18)

1.一种时脉数据回复装置，其特征在于，包含：

一相位侦测电路系统，用以根据多个第一时脉信号侦测一输入信号的相位以产生多个第一控制信号，其中所述多个第一时脉信号的相位彼此不同；

一信号控制电路系统，用以重新排序所述多个第一控制信号以依序输出为多个第二控制信号，其中是按照所述多个第二控制信号的顺序，将所述多个第一控制信号中的多个第一逻辑值重新分配给所述多个第二控制信号；以及

多个相位内插电路，用以分别输出多个第二时脉信号并根据所述多个第二控制信号交替地调整所述多个第二时脉信号的相位，以产生一输出时脉信号。

2.根据权利要求1所述的时脉数据回复装置，其特征在于，所述多个第一时脉信号为基于该输出时脉信号产生。

3.根据权利要求1所述的时脉数据回复装置，其特征在于，所述多个相位内插电路更用以叠加所述多个第二时脉信号为该输出时脉信号。

4.根据权利要求1所述的时脉数据回复装置，其特征在于，所述多个相位内插电路包含：

一第一相位内插电路，用以调整所述多个第二时脉信号中的一第一信号的相位；以及

一第二相位内插电路，用以调整所述多个第二时脉信号中的一第二信号的相位，

其中在该第一信号的相位被调整两次的期间内，该第二信号的相位被调整一次。

5.根据权利要求1所述的时脉数据回复装置，其特征在于，该相位侦测电路系统包含：

多个相位侦测器，用以分别依据所述多个第一时脉信号侦测该输入信号的相位，以分别输出所述多个第一控制信号，其中所述多个相位侦测器的数量与所述多个相位内插电路的数量相同。

6.根据权利要求1所述的时脉数据回复装置，其特征在于，该信号控制电路系统包含：

一第一信号控制器，用以接收所述多个第一控制信号中的多个领先信号，并重新排列所述多个领先信号为所述多个第二控制信号中的一第一部分；以及

一第二信号控制器，用以接收所述多个第一控制信号中的多个延迟信号，并重新排列所述多个延迟信号为所述多个第二控制信号中的一第二部分。

7.根据权利要求6所述的时脉数据回复装置，其特征在于，于一相位更新期间内，所述多个第二控制信号中的该第一部分与该第二部分被平均地传输至所述多个相位内插电路。

8.根据权利要求1所述的时脉数据回复装置，其特征在于，于一相位更新期间内，所述多个相位内插电路不连续地调整所述多个第二时脉信号中的一对应者的相位。

9.根据权利要求1所述的时脉数据回复装置，其特征在于，该时脉数据回复装置还包含：

一锁相回路，耦接于所述多个相位内插电路，用以产生一参考时脉信号至所述多个相位内插电路，

其中所述多个相位内插电路依据该参考时脉信号与所述多个第二控制信号输出所述多个第二时脉信号。

10.一种时脉数据回复方法，其特征在于，包含：

根据多个第一时脉信号侦测一输入信号的相位以产生多个第一控制信号，其中所述多个第一控制信号的相位彼此不同；

重新排列所述多个第一控制信号以输出为多个第二控制信号，其中是按照所述多个第二控制信号的顺序，将所述多个第一控制信号中的多个第一逻辑值重新分配给所述多个第二控制信号；以及

通过多个相位内插电路，输出多个第二时脉信号，并根据所述多个第二控制信号交替地调整所述多个第二时脉信号的相位以产生一输出时脉信号。

11.根据权利要求10所述的时脉数据回复方法，其特征在于，产生该输出时脉信号包含：

叠加所述多个第二时脉信号为该输出时脉信号。

12.根据权利要求10所述的时脉数据回复方法，其特征在于，交替地调整所述多个第二时脉信号的相位包含：

调整所述多个第二时脉信号中的一第一信号的相位；以及

调整所述多个第二时脉信号中的一第二信号的相位，

其中在该第一信号的相位被调整两次的期间内，该第二信号的相位被调整一次。

13.根据权利要求10所述的时脉数据回复方法，其特征在于，所述多个第一控制信号的数量与所述多个第二控制信号的数量相同。

14.根据权利要求10所述的时脉数据回复方法，其特征在于，重新排列所述多个第一控制信号以输出为所述多个第二控制信号包含：

重新排列所述多个第一控制信号中的多个领先信号为所述多个第二控制信号中的一第一部分；以及

重新排列所述多个第一控制信号中的多个延迟信号为所述多个第二控制信号中的一第二部分。

15.根据权利要求14所述的时脉数据回复方法，其特征在于，该时脉数据回复方法还包含：

于一相位更新期间内，平均地传输所述多个第二控制信号中的该第一部分与该第二部分至所述多个相位内插电路。

16.根据权利要求10所述的时脉数据回复方法，其特征在于，于一相位更新期间内，通过所述多个相位内插电路不连续地调整对应于所述多个第二时脉信号中的一对应者的相位。

17.根据权利要求10所述的时脉数据回复方法，其特征在于，该时脉数据回复方法还包含：

通过一锁相回路产生一参考时脉信号至所述多个相位内插电路，

其中所述多个相位内插电路依据该参考时脉信号与所述多个第二控制信号产生所述多个第二时脉信号。

18.根据权利要求10所述的时脉数据回复方法，其特征在于，该时脉数据回复方法还包含：

通过一除频电路基于该输出时脉信号产生所述多个第一时脉信号。