CN112259140A - 读出电路、存储芯片的读出电路的调试方法及装置 - Google Patents

Abstract

本申请公开了一种读出电路、存储芯片的读出电路的调试方法及装置。该读出电路包括：电流比较器，电流比较器的第一输入端与第一选通器件的漏极连接，第一选通器件的栅极接入钳位电压，第一选通器件的源极与阻性存储器单元连接，其中，阻性存储器单元存高电平信号或低电平信号；电流比较器的第二输入端与第二选通器件的漏极连接，第二选通器件的栅极接入参考电压，第二选通器件的源极与可调电阻电路连接。通过本申请，解决了相关技术中存储器的读出电路的比较器存在失调电流，且参考电阻阻值不准确，导致读错误率高的问题。

Description

读出电路、存储芯片的读出电路的调试方法及装置

技术领域

本申请涉及集成电路技术领域，具体而言，涉及一种读出电路、存储芯片的读出电路的调试方法及装置。

背景技术

现有的MRAM读出电路中，在灵敏放大器SA的两个输入端分别加参考电压(VREF)和钳位电压(VCLAMP)，其中，VCLAMP为阻性存储单元(MTJ位元)提供电压，VREF为参考电阻Rref提供电压，从而通过灵敏放大器SA比较流经参考电阻Rref与MTJ位元的电流，以识别MTJ位元的高阻态和低阻态。

在进行MRAM读出电路的测试时，需要获取最佳VREF，具体地，通过调整VREF分别得到高阻态和低阻态的读错误率曲线，求出两条曲线的交点即为最佳VREF。但是，由于工艺的限制和电流比较器失配现象的存在，电流比较器输入失调电流存在分布，且参考电阻的差异存在分布，最终结果导致不同输出的最佳VREF不同，从而影响读的良率。

为了解决上述问题，出现了一种解决思路：通过将不同输出对应的VREF设计成独立可调整的VREF0……VREFn，根据读出电路的测试结果将不同输出对应的VREF调整成最佳值。但是，该解决思路存在以下两个问题：VREF单独设计会增加电源的数量，从而大幅度增加芯片面积，尤其在输出位宽较大的情况下；VREF本身需要精确控制，而VREF电源产生电路设计精度无法达到要求。

针对相关技术中存储器的读出电路的比较器存在失调电流，且参考电阻阻值不准确，导致读错误率高的问题，目前尚未提出有效的解决方案。

发明内容

本申请提供一种读出电路、存储芯片的读出电路的调试方法及装置，以解决相关技术中存储器的读出电路的比较器存在失调电流，且参考电阻阻值不准确，导致读错误率高的问题。

根据本申请的一个方面，提供了一种读出电路。该电路包括：电流比较器，电流比较器的第一输入端与第一选通器件的漏极连接，第一选通器件的栅极接入钳位电压，第一选通器件的源极与阻性存储器单元连接，其中，阻性存储器单元存高电平信号或低电平信号；电流比较器的第二输入端与第二选通器件的漏极连接，第二选通器件的栅极接入参考电压，第二选通器件的源极与可调电阻电路连接。

可选地，可调电阻电路包括译码器，译码器并联有多个包含不同电阻的支路，译码器用于控制多个支路中的一个支路导通，以确定可调电阻电路的阻值。

可选地，在并联的多个支路中，每个支路设置有选通开关，每个支路的选通开关的栅极与译码器连接，每个支路的选通开关的漏极与第二选通器件的源极连接，相邻支路的两个选通开关的源极之间设置有第一电阻，多个支路中的一个支路的选通开关的源极还通过串联的一个第一电阻和基础电阻与地连接。

可选地，基础电阻和一个第一电阻串联后得到的阻值小于预设阻值，且基础电阻和所有第一电阻依次串联后得到的阻值大于预设阻值，其中，预设阻值为阻性存储器单元的高阻态阻值和低态阻值之和的一半。

可选地，阻性存储器单元至少为以下之一：磁隧道结位元、阻变式存储器、相变式随机存储器。

根据本申请的一个方面，提供了一种存储芯片的读出电路。该电路包括：至少一个上述的读出电路，其中，每个读出电路的第一输入端并联有多个支路，每个支路包含串联的第一选通器件和阻性存储器单元，其中，每次进行数据读取时，控制多个支路中的一个支路导通，以读取该支路中的阻性存储器单元的存储信号。

根据本申请的一个方面，提供了一种存储芯片的读出电路的调试方法，应用于上述的存储芯片的读出电路中。该方法包括：测试不同参考电压下存储芯片的不同读错误率，并将最小读错误率所对应的参考电压确定为目标参考电压，其中，存储芯片的读错误率由存储芯片包含的读出电路的读错误率确定；将目标参考电压作为存储芯片中的每个读出电路的参考电压，并分别调节每个读出电路的可调电阻电路的阻值，得到不同阻值下每个读出电路的读错误率；将不同阻值下一个读出电路的最小读错误率所对应的阻值确定为读出电路的目标可调电阻电路值，并将目标可调电阻电路值确定为读出电路的可调电阻电路的阻值。

可选地，在测试不同参考电压下存储芯片的不同读错误率之前，将每个读出电路的可调电阻电路的阻值设置为预设阻值，其中，预设阻值为读出电路的阻性存储器单元的高阻态阻值和低阻态阻值之和的一半。

可选地，测试不同参考电压下存储芯片的不同读错误率包括：在一次测试中，为存储芯片的每个读出电路提供相同的参考电压，分别读取每个读出电路的第一输入端的每个支路中的阻性存储器单元的存储信号；判断在每个支路中读取的阻性存储器单元的存储信号与设置的存储信号是否一致，在不一致的情况下，确定读取错误；基于每个读出电路的第一输入端的多个支路中，读取错误的支路个数与读取正确的支路个数，确定该读出电路的读错误率；基于存储芯片的每个读出电路的读错误率，确定该次测试下存储芯片的读错误率。

可选地，将目标可调电阻电路值确定为读出电路的可调电阻电路的阻值包括：将目标可调电阻电路值存储至存储芯片中，以将目标可调电阻电路值确定为存储芯片启动时读出电路的可调电阻电路的阻值。

根据本申请的另一方面，提供了一种存储芯片的读出电路的调试装置，应用于上述的存储芯片的读出电路中。该装置包括：

测试单元，用于测试不同参考电压下存储芯片的不同读错误率，并将最小读错误率所对应的参考电压确定为目标参考电压，其中，存储芯片的读错误率由存储芯片包含的读出电路的读错误率确定；第一确定单元，用于将目标参考电压作为存储芯片中的每个读出电路的参考电压，并分别调节每个读出电路的可调电阻电路的阻值，得到不同阻值下每个读出电路的读错误率；第二确定单元，用于将不同阻值下一个读出电路的最小读错误率所对应的阻值确定为读出电路的目标可调电阻电路值，并将目标可调电阻电路值确定为读出电路的可调电阻电路的阻值。

通过本申请，采用电流比较器，电流比较器的第一输入端与第一选通器件的漏极连接，第一选通器件的栅极接入钳位电压，第一选通器件的源极与阻性存储器单元连接，其中，阻性存储器单元存高电平信号或低电平信号；电流比较器的第二输入端与第二选通器件的漏极连接，第二选通器件的栅极接入参考电压，第二选通器件的源极与可调电阻电路连接，解决了相关技术中存储器的读出电路的比较器存在失调电流，且参考电阻阻值不准确，导致读错误率高的问题。通过可调电阻电路对读出电路第二输入端接入的电阻值进行调节，进而达到了降低读出电路的读错误率的效果。

附图说明

构成本申请的一部分的附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是根据本申请实施例提供的读出电路的示意图；

图2是根据本申请实施例提供的读出电路中可调电阻电路的示意图；

图3是根据本申请实施例提供的存储芯片的读出电路的示意图；

图4是根据本申请实施例提供的一种可选的存储芯片的读出电路的示意图；

图5是根据本申请实施例提供的一种可选的读出电路中可调电阻电路的示意图；

图6是根据本申请实施例提供的存储芯片的读出电路的调试方法的流程图；

图7是根据本申请实施例提供的存储芯片的读出电路的调试方法中，基于参考电压值确定读出电路的读错误率的示意图；

图8是根据本申请实施例提供的存储芯片的读出电路的调试方法中，基于可调电阻电路阻值确定读出电路的读错误率的示意图；以及

图9是根据本申请实施例提供的存储芯片的读出电路的调试装置的示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

根据本申请的实施例，提供了一种读出电路。

图1是根据本申请实施例的读出电路的示意图。如图1所示，该电路包括：电流比较器，电流比较器的第一输入端与第一选通器件的漏极连接，第一选通器件的栅极接入钳位电压，第一选通器件的源极与阻性存储器单元连接，其中，阻性存储器单元存高电平信号或低电平信号；电流比较器的第二输入端与第二选通器件的漏极连接，第二选通器件的栅极接入参考电压，第二选通器件的源极与可调电阻电路连接。

具体地，电流比较器可以为电流灵敏放大器，在图1中用“SA”表示，第一选通器件和第二选通器件可以为NMOS管，第二选通器件的栅极接入参考电压，参考电压在图1中用“VREF”表示，第二选通器件的源极连接可调电阻电路，可调电阻电路在图1中用“Rref”表示，第一选通器件的栅极接入钳位电压，钳位电压在图1中用“VCLAMP”表示，第一选通器件的源极连接阻性存储器单元，阻性存储器单元可以为磁隧道结位元(MTJ位元)，也即，由MTJ和一个选通器件构成的存储单元。

除了MTJ位元，阻性存储器单元还可以为其他存储器件，可选地，在本申请实施例提供的读出电路中，阻性存储器单元至少为以下之一：磁隧道结位元、阻变式存储器、相变式随机存储器。

需要说明的是，本申请实施例中的阻性存储器单元包括但不限于MTJ位元、阻变式存储器(RRAM)以及相变式随机存储器(PCRAM)。

本申请实施例提供的读出电路，通过电流比较器，电流比较器的第一输入端与第一选通器件的漏极连接，第一选通器件的栅极接入钳位电压，第一选通器件的源极与阻性存储器单元连接，其中，阻性存储器单元存高电平信号或低电平信号；电流比较器的第二输入端与第二选通器件的漏极连接，第二选通器件的栅极接入参考电压，第二选通器件的源极与可调电阻电路连接，解决了相关技术中存储器的读出电路的比较器存在失调电流，且参考电阻阻值不准确，导致读错误率高的问题。通过可调电阻电路对读出电路第二输入端接入的电阻值进行调节，进而达到了降低读出电路的读错误率的效果。

为了便于阻值的调节，可选地，在本申请实施例提供的读出电路中，可调电阻电路包括译码器，译码器并联有多个包含不同电阻的支路，译码器用于控制多个支路中的一个支路导通，以确定可调电阻电路的阻值。

需要说明的是，本申请实施例可以通过调整译码器的输入值，打开不同支路的开关，得到不同的电阻值，从而补偿由于电流比较器输入失调电流分布和参考电阻分布造成的最佳参考电压的偏移。

可选地，在本申请实施例提供的读出电路中，在并联的多个支路中，每个支路设置有选通开关，每个支路的选通开关的栅极与译码器连接，每个支路的选通开关的漏极与第二选通器件的源极连接，相邻支路的两个选通开关的源极之间设置有第一电阻，多个支路中的一个支路的选通开关的源极还通过串联的一个第一电阻和基础电阻与地连接。

具体地，如图2所示，本申请实施例的可调电阻电路，可以包括一个译码器，一个基础电阻，m个单位电阻(也即，第一电阻)以及NMOS管，m为大于等于1的整数，其中译码器的输入为Rref_trim，Rref_trim可以为一个p位的二进制数，p为大于等于2的整数，可以通过确定Rref_trim打开不同支路的NMOS管，从而得到不同的电阻值。

需要说明的是，除了NMOS管，选通开关可为其他器件，包括但不限于PMOS管、传输门、三极管等。

为了能够将流过可调电阻电路的电流调整到合适的电流范围内，可选地，在本申请实施例提供的读出电路中，基础电阻和一个第一电阻串联后得到的阻值小于预设阻值，且基础电阻和所有第一电阻依次串联后得到的阻值大于预设阻值，其中，预设阻值为阻性存储器单元的高阻态阻值和低态阻值之和的一半。

需要说明的是，若流过可调电阻电路的电流小于流过低阻态的阻性存储器单元的电流，且大于流过高阻态的阻性存储器单元的电流，通过电流比较器比较流过可调电阻电路的电流和流过阻性存储器单元的电流，即可获知阻性存储器单元处于高阻态还是低阻态，从而确定存储的是高电平信号还是低电平信息。

具体地，本申请实施例对可调电阻电路的阻值进行调节，可调电阻电路的最小阻值为基础电阻和一个第一电阻串联后的阻值，保证基础电阻和一个第一电阻串联后得到的阻值小于预设阻值，则可以保证流过可调电阻电路的电流大于流过高阻态的阻性存储器单元的电流，可调电阻电路的最大阻值为基础电阻和所有第一电阻串联后的阻值，保证基础电阻和所有第一电阻串联后得到的阻值大于预设阻值，则可以保证流过可调电阻电路的电流小于流过低阻态的阻性存储器单元的电流。

根据本申请的实施例，提供了一种存储芯片的读出电路。

本申请实施例的存储芯片的读出电路，该电路包括：至少一个上述的读出电路，其中，每个读出电路的第一输入端并联有多个支路，每个支路包含串联的第一选通器件和阻性存储器单元，其中，每次进行数据读取时，控制多个支路中的一个支路导通，以读取该支路中的阻性存储器单元的存储信号。

如图3所示，本申请实施例的存储芯片的读出电路可以包括n个读出电路，n为大于等于1的整数，每个读电路由电流灵敏放大器、NMOS管、阻性存储器单元和可调电阻电路组成，每个读电路的第一输入端可以接不同支路，不同支路中的阻性存储器单元相同。其中，每个读出电路可以设置相同的参考电压，不同读出电路的参考电阻设置为单独可调的可调电阻电路Rref0……Rrefn-1，可以通过调整Rref0……Rrefn-1，来补偿由于SA输入失调电流分布和参考电阻分布造成的最佳VREF偏移，从而可以准确读出存储芯片的各个阻性存储器单元存储的电平信号，电路结构简单，调整精度高，且不需要增加额外面积。

例如，如图4所示，在一种可选的实施例中，存储芯片的读出电路包含读出电路的个数n＝8，位元为MTJ位元，MTJ位元低阻态电阻为5kΩ，高阻态电阻为15kΩ。如图5所示，每个读出电路的可调电阻电路的译码器可以为4-16译码器，译码器输入Rref_trim的位数p＝4，单位电阻值为200Ω，单位电阻个数m＝16，基础电阻阻值为8.4KΩ，对各个读出电路的可调电阻电路进行单独调节，从而提高读出电路的读良率。

图6是根据本申请实施例的存储芯片的读出电路的调试方法的流程图，应用于上述的存储芯片的读出电路中。如图6所示，该方法包括以下步骤：

步骤S601，测试不同参考电压下存储芯片的不同读错误率，并将最小读错误率所对应的参考电压确定为目标参考电压，其中，存储芯片的读错误率由存储芯片包含的读出电路的读错误率确定。

具体地，先基于参考电压对存储芯片的读出电路进行粗调，例如，存储芯片为MRAM芯片，在不同参考电压下测试MRAM芯片的所有读电路的读错误率，得到不同参考电压下MRAM芯片的读错误率，如图7所示，根据最小读错误率对应的参考电压确定MRAM芯片的多个读电路的最佳参考电压。

可选地，在本申请实施例提供的存储芯片的读出电路的调试方法中，在测试不同参考电压下存储芯片的不同读错误率之前，将每个读出电路的可调电阻电路的阻值设置为预设阻值，其中，预设阻值为读出电路的阻性存储器单元的高阻态阻值和低阻态阻值之和的一半。

需要说明的是，基于参考电压对存储芯片的读出电路进行粗调时，先不对可调电阻电路的阻值进行调整，设为默认值，具体地，可以设置为阻性存储器单元的高阻态阻值和低阻态阻值之和的一半。

可选地，测试不同参考电压下存储芯片的不同读错误率包括：在一次测试中，为存储芯片的每个读出电路提供相同的参考电压，分别读取每个读出电路的第一输入端的每个支路中的阻性存储器单元的存储信号；判断在每个支路中读取的阻性存储器单元的存储信号与设置的存储信号是否一致，在不一致的情况下，确定读取错误；基于每个读出电路的第一输入端的多个支路中，读取错误的支路个数与读取正确的支路个数，确定该读出电路的读错误率；基于存储芯片的每个读出电路的读错误率，确定该次测试下存储芯片的读错误率。

需要说明的是，每个读出电路的第一输入端并联有多个支路，控制多个支路中的一个支路导通，以读取该支路中的阻性存储器单元的存储信号，每个读出电路的读错误率由读错的次数与总读数的占比确定。

步骤S602，将目标参考电压作为存储芯片中的每个读出电路的参考电压，并分别调节每个读出电路的可调电阻电路的阻值，得到不同阻值下每个读出电路的读错误率。

需要说明的是，在基于参考电压对存储芯片的读出电路进行粗调后，将每个读出电路的参考电压均设置为目标参考电压，并基于可调电阻电路对读出电路进行进一步的调节，具体地，如图8所示，依次测试不同可调电阻电路的阻值下每个读出电路的读错误率，并记录最小读错误率对应的译码器的输入值。

步骤S603，将不同阻值下一个读出电路的最小读错误率所对应的阻值确定为读出电路的目标可调电阻电路值，并将目标可调电阻电路值确定为读出电路的可调电阻电路的阻值。

可选地，将目标可调电阻电路值确定为读出电路的可调电阻电路的阻值包括：将目标可调电阻电路值存储至存储芯片中，以将目标可调电阻电路值确定为存储芯片启动时读出电路的可调电阻电路的阻值。

具体地，将测出的每个读出电路的可调电阻电路的最佳译码器输入值，通过烧录的方式烧入芯片内部，作为芯片启动时每个读出电路默认的参考电阻值。

本申请实施例提供的存储芯片的读出电路的调试方法，通过测试不同参考电压下存储芯片的不同读错误率，并将最小读错误率所对应的参考电压确定为目标参考电压，其中，存储芯片的读错误率由存储芯片包含的读出电路的读错误率确定；将目标参考电压作为存储芯片中的每个读出电路的参考电压，并分别调节每个读出电路的可调电阻电路的阻值，得到不同阻值下每个读出电路的读错误率；将不同阻值下一个读出电路的最小读错误率所对应的阻值确定为读出电路的目标可调电阻电路值，并将目标可调电阻电路值确定为读出电路的可调电阻电路的阻值，解决了相关技术中存储器的读出电路的比较器存在失调电流，且参考电阻阻值不准确，导致读错误率高的问题。通过可调电阻电路对读出电路第二输入端接入的电阻值进行调节，进而达到了降低读出电路的读错误率的效果。

需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

本申请实施例还提供了一种存储芯片的读出电路的调试装置，需要说明的是，本申请实施例的存储芯片的读出电路的调试装置可以用于执行本申请实施例所提供的用于存储芯片的读出电路的调试方法。以下对本申请实施例提供的存储芯片的读出电路的调试装置进行介绍。

图9是根据本申请实施例的存储芯片的读出电路的调试装置的示意图。该装置应用于上述的存储芯片的读出电路中，如图9所示，该装置包括：测试单元10、第一确定单元20和第二确定单元30。

具体地，测试单元10，用于测试不同参考电压下存储芯片的不同读错误率，并将最小读错误率所对应的参考电压确定为目标参考电压，其中，存储芯片的读错误率由存储芯片包含的读出电路的读错误率确定。

第一确定单元20，用于将目标参考电压作为存储芯片中的每个读出电路的参考电压，并分别调节每个读出电路的可调电阻电路的阻值，得到不同阻值下每个读出电路的读错误率。

第二确定单元30，用于将不同阻值下一个读出电路的最小读错误率所对应的阻值确定为读出电路的目标可调电阻电路值，并将目标可调电阻电路值确定为读出电路的可调电阻电路的阻值。

本申请实施例提供的存储芯片的读出电路的调试装置，通过测试单元10测试不同参考电压下存储芯片的不同读错误率，并将最小读错误率所对应的参考电压确定为目标参考电压，其中，存储芯片的读错误率由存储芯片包含的读出电路的读错误率确定；第一确定单元20将目标参考电压作为存储芯片中的每个读出电路的参考电压，并分别调节每个读出电路的可调电阻电路的阻值，得到不同阻值下每个读出电路的读错误率；第二确定单元30将不同阻值下一个读出电路的最小读错误率所对应的阻值确定为读出电路的目标可调电阻电路值，并将目标可调电阻电路值确定为读出电路的可调电阻电路的阻值，解决了相关技术中存储器的读出电路的比较器存在失调电流，且参考电阻阻值不准确，导致读错误率高的问题，通过可调电阻电路对读出电路第二输入端接入的电阻值进行调节，进而达到了降低读出电路的读错误率的效果。

可选地，在本申请实施例提供的存储芯片的读出电路的调试装置中，装置还包括：设置单元，用于在测试不同参考电压下存储芯片的不同读错误率之前，将每个读出电路的可调电阻电路的阻值设置为预设阻值，其中，预设阻值为读出电路的阻性存储器单元的高阻态阻值和低阻态阻值之和的一半。

可选地，在本申请实施例提供的存储芯片的读出电路的调试装置中，测试单元10包括：读取模块，用于在一次测试中，为存储芯片的每个读出电路提供相同的参考电压，分别读取每个读出电路的第一输入端的每个支路中的阻性存储器单元的存储信号；判断模块，用于判断在每个支路中读取的阻性存储器单元的存储信号与设置的存储信号是否一致，在不一致的情况下，确定读取错误；第一确定模块，用于基于每个读出电路的第一输入端的多个支路中，读取错误的支路个数与读取正确的支路个数，确定该读出电路的读错误率；第二确定模块，用于基于存储芯片的每个读出电路的读错误率，确定该次测试下存储芯片的读错误率。

可选地，在本申请实施例提供的存储芯片的读出电路的调试装置中，第二确定单元30包括：存储模块，用于将目标可调电阻电路值存储至存储芯片中，以将目标可调电阻电路值确定为存储芯片启动时读出电路的可调电阻电路的阻值。

所述存储芯片的读出电路的调试装置包括处理器和存储器，上述测试单元10、第一确定单元20和第二确定单元30等均作为程序单元存储在存储器中，由处理器执行存储在存储器中的上述程序单元来实现相应的功能。

处理器中包含内核，由内核去存储器中调取相应的程序单元。内核可以设置一个或以上，通过调整内核参数来解决相关技术中存储器的读出电路的比较器存在失调电流，且参考电阻阻值不准确，导致读错误率高的问题。

存储器可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)，存储器包括至少一个存储芯片。

本申请实施例还提供了一种非易失性存储介质，非易失性存储介质包括存储的程序，其中，程序运行时控制非易失性存储介质所在的设备执行一种存储芯片的读出电路的调试方法。

本申请实施例还提供了一种电子装置，包含处理器和存储器；存储器中存储有计算机可读指令，处理器用于运行计算机可读指令，其中，计算机可读指令运行时执行一种存储芯片的读出电路的调试方法。本文中的电子装置可以是服务器、PC、PAD、手机等。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

在一个典型的配置中，计算设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。

存储器可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。存储器是计算机可读介质的示例。

计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

本领域技术人员应明白，本申请的实施例可提供为方法、系统或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (11)

1.一种读出电路，其特征在于，包括：

电流比较器，所述电流比较器的第一输入端与第一选通器件的漏极连接，所述第一选通器件的栅极接入钳位电压，所述第一选通器件的源极与阻性存储器单元连接，其中，所述阻性存储器单元存高电平信号或低电平信号；

所述电流比较器的第二输入端与第二选通器件的漏极连接，所述第二选通器件的栅极接入参考电压，所述第二选通器件的源极与可调电阻电路连接。

2.根据权利要求1所述的读出电路，其特征在于，所述可调电阻电路包括译码器，所述译码器并联有多个包含不同电阻的支路，所述译码器用于控制多个支路中的一个支路导通，以确定所述可调电阻电路的阻值。

3.根据权利要求2所述的读出电路，其特征在于，在并联的多个支路中，每个支路设置有选通开关，每个支路的所述选通开关的栅极与所述译码器连接，每个支路的所述选通开关的漏极与所述第二选通器件的源极连接，相邻支路的两个所述选通开关的源极之间设置有第一电阻，所述多个支路中的一个支路的所述选通开关的源极还通过串联的一个第一电阻和基础电阻与地连接。

4.根据权利要求3所述的读出电路，其特征在于，所述基础电阻和一个所述第一电阻串联后得到的阻值小于预设阻值，且所述基础电阻和所有所述第一电阻依次串联后得到的阻值大于所述预设阻值，其中，所述预设阻值为所述阻性存储器单元的高阻态阻值和低态阻值之和的一半。

5.根据权利要求1所述的读出电路，其特征在于，所述阻性存储器单元至少为以下之一：磁隧道结位元、阻变式存储器、相变式随机存储器。

6.一种存储芯片的读出电路，包含至少一个权利要求1至5任意一项所述的读出电路，其特征在于，每个读出电路的第一输入端并联有多个支路，每个支路包含串联的第一选通器件和阻性存储器单元，其中，每次进行数据读取时，控制所述多个支路中的一个支路导通，以读取该支路中的所述阻性存储器单元的存储信号。

7.一种存储芯片的读出电路的调试方法，应用于权利要求6所述的存储芯片的读出电路中，其特征在于，包括：

测试不同参考电压下所述存储芯片的不同读错误率，并将最小读错误率所对应的参考电压确定为目标参考电压，其中，所述存储芯片的读错误率由所述存储芯片包含的读出电路的读错误率确定；

将所述目标参考电压作为所述存储芯片中的每个读出电路的参考电压，并分别调节每个所述读出电路的可调电阻电路的阻值，得到不同阻值下每个所述读出电路的读错误率；

将不同阻值下一个所述读出电路的最小读错误率所对应的阻值确定为所述读出电路的目标可调电阻电路值，并将所述目标可调电阻电路值确定为所述读出电路的可调电阻电路的阻值。

8.根据权利要求7所述的方法，其特征在于，在测试不同参考电压下所述存储芯片的不同读错误率之前，将每个所述读出电路的所述可调电阻电路的阻值设置为预设阻值，其中，所述预设阻值为所述读出电路的阻性存储器单元的高阻态阻值和低阻态阻值之和的一半。

9.根据权利要求7所述的方法，其特征在于，测试不同参考电压下所述存储芯片的不同读错误率包括：

在一次测试中，为所述存储芯片的每个所述读出电路提供相同的参考电压，分别读取每个所述读出电路的所述第一输入端的每个支路中的所述阻性存储器单元的存储信号；

判断在每个支路中读取的所述阻性存储器单元的存储信号与设置的存储信号是否一致，在不一致的情况下，确定读取错误；

基于每个所述读出电路的所述第一输入端的多个支路中，读取错误的支路个数与读取正确的支路个数，确定该读出电路的读错误率；

基于所述存储芯片的每个所述读出电路的读错误率，确定该次测试下所述存储芯片的读错误率。

10.根据权利要求7所述的方法，其特征在于，将所述目标可调电阻电路值确定为所述读出电路的可调电阻电路的阻值包括：

将所述目标可调电阻电路值存储至所述存储芯片中，以将所述目标可调电阻电路值确定为所述存储芯片启动时所述读出电路的可调电阻电路的阻值。

11.一种存储芯片的读出电路的调试装置，应用于权利要求6所述的存储芯片的读出电路中，其特征在于，包括：

测试单元，用于测试不同参考电压下所述存储芯片的不同读错误率，并将最小读错误率所对应的参考电压确定为目标参考电压，其中，所述存储芯片的读错误率由所述存储芯片包含的读出电路的读错误率确定；

第一确定单元，用于将所述目标参考电压作为所述存储芯片中的每个读出电路的参考电压，并分别调节每个所述读出电路的可调电阻电路的阻值，得到不同阻值下每个所述读出电路的读错误率；

第二确定单元，用于将不同阻值下一个所述读出电路的最小读错误率所对应的阻值确定为所述读出电路的目标可调电阻电路值，并将所述目标可调电阻电路值确定为所述读出电路的可调电阻电路的阻值。

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