CN112216702A - 一种刻蚀工艺及3d nand的制作工艺 - Google Patents

Abstract

本发明提供了一种刻蚀工艺及3D NAND的制作工艺。该刻蚀工艺包括：步骤S1，提供具有沟道孔的衬底堆叠结构并在沟道孔的底部形成外延层；步骤S2，在沟道孔的侧壁和衬底堆叠结构的顶部设置功能层结构，功能层结构的多晶硅层裸露；步骤S3，采用干法刻蚀对功能层结构底部的多晶硅层进行刻蚀，且干法刻蚀为等离子体刻蚀，等离子体刻蚀采用源射频功率源和偏压射频功率源同步脉冲进行等离子体发生；以及步骤S4，采用干法化学刻蚀对沟道孔底部的功能层结构进行刻蚀以使外延层裸露。采用源射频功率源和偏压射频功率源同步脉冲进行等离子体发生，有效缓解了侧壁多晶硅层的多余解离，保证了刻蚀后侧壁多晶硅层的厚度。

Description

一种刻蚀工艺及3D NAND的制作工艺

技术领域

本发明涉及3D NAND闪存技术领域，具体而言，涉及一种刻蚀工艺及3D NAND的制作工艺。

背景技术

快闪存储器(Flash Memory)又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因此成为非挥发性存储器的主流存储器。根据结构的不同，闪存分为非门闪存(NOR Flash Memory)和与非门闪存(NAND Flash Memory)。相比NOR Flash Memory，NAND Flash Memory能提供及高的单元密度，可以达到高存储密度，并且写入和擦除的速度也更快。

但是目前平面型闪存的发展遇到了各种挑战：物理极限，如曝光技术极限、显影技术极限及存储电子密度极限等。在此背景下，为解决平面型闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维(3D)闪存应用而生，例如3D NAND闪存。

在3D NAND闪存技术领域中，3D堆叠式封装技术已被视为能否以较小尺寸来制造高效能晶片的关键。在3D堆叠式封装技术应用中，通常要对硅等材料进行深通孔刻蚀，通过刻蚀形成的深通孔在芯片和芯片之间、硅片与硅片之间制作垂直导通，从而实现芯片和芯片之间的互连。

在大多数情况下，硅通孔制作都需要打通不同的材料层，而由此形成的通孔必须满足轮廓控制要求(如，侧壁粗糙度等)，因此硅通孔刻蚀工艺成为硅通孔制作技术的关键。

目前常用的刻蚀工艺，通常包括以下步骤：

步骤S1’：提供衬底堆叠结构，具体为，提供衬底，衬底表面形成有多层交错堆叠的层间介质层及牺牲介质层，牺牲介质层形成于相邻的层间介质层之间；层间介质层为氧化硅层，所述牺牲介质层为氮化硅层，从而形成O/N堆叠结构(O/N Stacks)，最上层的氮化硅层作为刻蚀硬掩膜层；

步骤S2’：在最上面刻蚀硬掩膜层上面再沉积一层无定型硅层；

步骤S3’：在衬底堆叠结构上形成沟道孔；并在沟道孔底部经过外延生长沉积形成一层外延硅；

步骤S4’，在沟道孔侧壁和底部依次沉积氧化硅、氮化硅、氧化硅、多晶硅薄膜层，该多晶硅硅薄膜层、氧化硅、氮化硅、氧化硅构成功能层结构；

步骤S5’，采用干法刻蚀，把沟道孔顶部和底部的硅层打开，同时侧壁保留一定厚度的多晶硅薄膜，以保护下一步干法刻蚀过程中侧壁的氧化硅层和氮化硅层；

步骤S6’，采用干法化学刻蚀，以除去通导孔底部沉积的氧化硅和氮化硅层。

在实际工艺中发现，上述干法刻蚀在将沟道孔底部的多晶硅去除的同时也导致侧壁多晶硅膜减薄，多晶硅膜减薄容易导致在WAT测试时导致总能量(Esum)损耗和位线(WL)泄漏。

发明内容

本发明的主要目的在于提供一种刻蚀工艺及3D NAND的制作工艺，以解决现有技术中SONO刻蚀工艺容易导致侧壁多晶硅过度损伤的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种刻蚀工艺，包括：步骤S1，提供具有沟道孔的衬底堆叠结构并在沟道孔的底部形成外延层；步骤S2，在沟道孔的侧壁和衬底堆叠结构的顶部设置功能层结构，功能层结构的多晶硅层裸露；步骤S3，采用干法刻蚀对功能层结构底部的多晶硅层进行刻蚀，且干法刻蚀为等离子体刻蚀，等离子体刻蚀采用源射频功率源和偏压射频功率源同步脉冲进行等离子体发生；以及步骤S4，采用干法化学刻蚀对沟道孔底部的功能层结构进行刻蚀以使外延层裸露。

进一步地，上述步骤S3包括：步骤S31，沉积碳掩膜层，碳掩膜层设置在衬底堆叠结构的顶部的多晶硅层上以及沟道孔侧壁对应的部分多晶硅层上；步骤S32，采用干法刻蚀对设置了碳掩膜层的功能层结构底部的多晶硅层进行第一次刻蚀；步骤S33，去除碳掩膜层。

进一步地，上述步骤S3还包括：步骤S34，依次重复步骤S31至步骤S34至沟道孔底部的多晶硅层完全去除。

进一步地，上述步骤S31包括：向多晶硅层上通入含碳气体并进行等离子体处理以形成碳掩膜层。

进一步地，上述含碳气体为甲烷、乙烷、丙烷、乙烯、丙烯、一氟甲烷、二氟甲烷、三氟甲烷中的任意一种或多种。

进一步地，上述干法刻蚀的刻蚀气体包括NF₃、CH₂F₂、CH₃F、C₄F₆中的任意一种或多种的组合。

进一步地，上述衬底堆叠结构为双堆叠结构。

进一步地，上述步骤S1包括：在衬底上形成第一堆叠结构，第一堆叠结构包括沿远离衬底的方向交替层叠的第一牺牲层和第一隔离层；顺序刻蚀第一堆叠结构和衬底，以形成贯穿第一堆叠结构的第一沟道孔以及位于衬底中的凹槽，凹槽与第一沟道孔连通；在凹槽表面进行选择性外延生长，以在第一沟道孔和凹槽中形成外延层；在第一堆叠结构上形成第二堆叠结构，第二堆叠结构包括沿远离衬底的方向交替层叠的第二牺牲层和第二隔离层，形成贯穿第二堆叠结构的第二沟道孔，以使第二沟道孔与第一沟道孔连通，第一沟道孔与第二沟道孔构成沟道孔。

进一步地，上述步骤S2包括：在沟道孔底部、侧壁和衬底堆叠结构的顶部依次沉积氧化硅层、氮化硅层、氧化硅层和多晶硅层，形成功能层结构。

根据本发明的另一方面，提供了一种3D NAND的制作工艺，该制作工艺包括：利用刻蚀工艺打通衬底堆叠结构的沟道孔中的功能层结构，其中刻蚀工艺为上述任一种的刻蚀工艺；在沟道孔中形成沟道层；去除衬底堆叠结构中的牺牲层，并在对应牺牲层的位置形成栅极层。

应用本发明的技术方案，在进行刻蚀时，采用源射频功率源和偏压射频功率源同步脉冲进行等离子体发生，当偏压射频功率源关闭时源射频功率源同步关闭，进而避免了源射频功率源产生的等离子体解离产生冗余的自由基，避免了该自由基对多晶硅的刻蚀，从而有效缓解了侧壁多晶硅层的多余解离，保证了刻蚀后侧壁多晶硅层的厚度。

附图说明

构成本申请的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了根据本发明的一种实施例示出的一种刻蚀工艺流程示意图；

图2示出了一种刻蚀工艺中，在在衬底上形成第一堆叠结构后的基体剖面结构示意图；

图3示出了对图2所述的第一堆叠结构和衬底进行刻蚀后的基体剖面结构示意图；

图4示出了在图3所示的凹槽表面进行选择性外延生长形成外延层后的基体剖面结构示意图；

图5示出了在图4所示的第一堆叠结构上形成第二堆叠结构并形成贯穿第二堆叠结构的第二沟道孔后的基体剖面结构示意图；

图6示出了在图5所示的沟道孔的侧壁和衬底堆叠结构的顶部设置功能层结构后的基体剖面结构示意图；

图7示出了在图6所示的沟道孔侧壁对应的多晶硅层上设置碳掩膜层后的基体剖面结构示意图；

图8示出了将图7所示的沟道孔底部的多晶硅层完全去除后的基体剖面结构示意图；以及

图9示出了对图8所示的沟道孔底部的功能层结构进行刻蚀使外延层裸露后的基体剖面结构示意图。

其中，上述附图包括以下附图标记：

10、第一堆叠结构；110、第一牺牲层；120、第一隔离层；130、第一沟道孔；20、衬底；210、凹槽；30、外延层；40、第二堆叠结构；410、第二牺牲层；420、第二隔离层；430、第二沟道孔；50、功能层结构；51、多晶硅层；60、碳掩膜层。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

对于前述所描述的侧壁多晶硅膜减薄的问题，本申请进行研究发现，通常干法刻蚀采用偏置脉冲电压产生等离子体，当偏电压关闭时，源功率仍在工作，此时等离子体在解离产生对侧壁多晶硅有害的冗余自由基，导致对侧壁的多晶硅膜减薄。因此，避免源功率在偏电压关闭时等离子体解离产生冗余自由基是解决问题的关键，基于上述研究，本申请提供了一种刻蚀工艺及3D NAND的制作工艺。

在本申请一种典型的实施方式中，提供了一种刻蚀工艺，如图1所示，该工艺包括：步骤S1，提供具有沟道孔的衬底堆叠结构并在沟道孔的底部形成外延层30；步骤S2，在沟道孔的侧壁和衬底堆叠结构的顶部设置功能层结构50，功能层结构50的多晶硅层51裸露；步骤S3，采用干法刻蚀对功能层结构50底部的多晶硅层进行刻蚀，且干法刻蚀为等离子体刻蚀，等离子体刻蚀采用源射频功率源和偏压射频功率源同步脉冲进行等离子体发生；以及步骤S4，采用干法化学刻蚀对沟道孔底部的功能层结构50进行刻蚀以使外延层30裸露。

本申请的步骤S3在对功能层结构50底部的多晶硅层进行干法刻蚀时，采用源射频功率源和偏压射频功率源同步脉冲进行等离子体发生，即当偏压射频功率源关闭时源射频功率源同步关闭，进而避免了源射频功率源产生的等离子体解离产生冗余的自由基，避免了该自由基对多晶硅的刻蚀，从而有效缓解了侧壁多晶硅层51的多余解离，保证了刻蚀后侧壁多晶硅层51的厚度。

在本申请一种实施例中，上述步骤S3包括：步骤S31，沉积碳掩膜层60，该碳掩膜层60设置在衬底堆叠结构的顶部的多晶硅层51上以及沟道孔侧壁对应的部分多晶硅层51上；步骤S32，采用干法刻蚀对设置了碳掩膜层60的功能层结构50进行第一次刻蚀；步骤S33，去除碳掩膜层60。

当刻蚀的对象为SONO结构层时，需采用高深宽比刻蚀，因此优选上述步骤S3还包括：步骤S34，依次重复步骤S31至步骤S33至沟道孔底部的多晶硅层51完全去除。

以高深宽比刻蚀SONO结构为例。采用沉积工艺形成硬掩膜层时，由于沟道孔的高深宽比特点，碳掩膜层60在形成于衬底堆叠结构的顶部的多晶硅层51的同时会形成在沟道孔侧壁对应的部分多晶硅层51上，而且通常仅在沟道孔靠近上部的部分多晶硅层51上才能设置碳掩膜层60，所形成碳掩膜层60具有类似“蘑菇头”剖面轮廓的剖面。

通过在进行高深宽比刻蚀之前，在多晶硅层51上形成碳掩膜层60以对侧壁多晶硅层51形成保护，进一步减少了高深宽比刻蚀过程中对侧壁多晶硅层51的损耗。而且由于碳掩膜可以进一步延长各次高深宽比刻蚀的时间，所以可以显著提高刻蚀效率，提高生产量。

下面将更详细地描述根据本发明提供的刻蚀工艺的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

以下刻蚀均以高深宽比SONO刻蚀工艺为例，即功能层结构为SONO结构层。高深宽比SONO刻蚀工艺可以用于不同半导体器件的制作工艺中，如上述半导体器件可以为三维NAND存储器，此时，上述步骤S1中衬底堆叠结构中的堆叠结构可以由牺牲层和隔离层堆叠而成，上述沟道孔中设置有存储结构，上述牺牲层需要在后续制作工艺中被去除，并在去除牺牲层的区域形成与存储结构接触的栅极结构。形成上述牺牲层和隔离层的材料可以为现有技术常用的对应材料，在此不再赘述。

以衬底20堆叠结构为双堆叠结构为例，上述步骤S1包括：在衬底20上形成如图2所示的第一堆叠结构10，第一堆叠结构10包括沿远离衬底20的方向交替层叠的第一牺牲层110和第一隔离层120；顺序刻蚀第一堆叠结构10和衬底20，以形成贯穿第一堆叠结构10的第一沟道孔130以及位于衬底20中的凹槽210，凹槽210与第一沟道孔130连通，可参考图3；在凹槽210表面进行选择性外延生长，以在第一沟道孔130和凹槽210中形成如图4所示的外延层30；在第一堆叠结构10上形成第二堆叠结构40，第二堆叠结构40包括沿远离衬底20的方向交替层叠的第二牺牲层410和第二隔离层420，形成贯穿第二堆叠结构40的第二沟道孔430，以使第二沟道孔430与第一沟道孔130连通，第一沟道孔130与第二沟道孔430构成沟道孔，如图5所示。

上述沟道孔的形成过程可以采用现有技术中常用刻蚀工艺、刻蚀材料来实现，上述选择性外延生长可以为硅的选择性外延生长(SEG)，本领域技术人员可以根据现有技术对上述选择性外延生长的工艺条件进行合理设定，在此不再赘述。

在步骤S1完成后，执行步骤S2，在图5所示的沟道孔的侧壁和衬底20堆叠结构的顶部设置功能层结构50，比如上述步骤S2包括：在沟道孔底部、侧壁和衬底20堆叠结构的顶部依次沉积氧化硅层、氮化硅层、氧化硅层和多晶硅层51，形成图6所示的功能层结构50。多晶硅层51位于最外层，为裸露状态。上述各层的沉积工艺可以采用现有技术，本申请中对此无特殊要求。

在步骤S2完成后，执行步骤S3，该步骤S3包括：步骤S31，在图6所示的多晶硅层51上沉积图7所示的碳掩膜层60，该碳掩膜层60设置在衬底堆叠结构的顶部的多晶硅层51上以及沟道孔侧壁对应的部分多晶硅层51上，碳掩膜层60剖面轮廓类似图7所示出的“蘑菇头”轮廓；步骤S32，采用干法刻蚀对设置了碳掩膜层60的功能层结构50底部的多晶硅层51进行第一次刻蚀；步骤S33，去除碳掩膜层60；步骤S34，依次重复步骤S31至步骤S33至沟道孔底部的多晶硅层51完全去除，刻蚀后的结构如图8所示。

上述步骤S31可以采用以下工艺实现：向沟道孔中通入含碳气体并进行等离子体处理以形成碳掩膜层60。在干法刻蚀之前，通入含碳气体并进行等离子体处理从而在侧壁的多晶硅层51上形成碳掩膜层60，该过程与后续进行的干法刻蚀相互独立，因此不会对后续的干法刻蚀中刻蚀气体的等离子体化以及刻蚀过程造成影响。上述含碳气体可以采用本领域常规用于形成碳掩膜的含碳气体，优选该含碳气体为甲烷、乙烷、丙烷、乙烯、丙烯、一氟甲烷、二氟甲烷、三氟甲烷中的任意一种或多种，以避免引入其他杂原子导致的难以预料的其他负面效果。采用沉积工艺形成硬掩膜层时，由于沟道孔的高深宽比特点，碳掩膜层60在形成于衬底堆叠结构的顶部的多晶硅层51的同时会形成在沟道孔侧壁对应的部分多晶硅层51上，而且通常仅在沟道孔靠近上部的部分多晶硅层51上才能设置碳掩膜层60，所形成碳掩膜层60具有类似“蘑菇头”剖面轮廓的剖面。

上述设置的碳掩膜层60可以在干法刻蚀中对多晶硅层51起到保护作用，为了避免其厚度过大影响高深宽比刻蚀效率并尽可能提高其在刻蚀过程中对多晶硅层51的保护效果，优选上述位于沟道孔内的碳掩膜层60的厚度在

以内，比如为

位于衬底堆叠结构的顶部的碳掩膜层60的厚度为

由于碳掩膜层60不能将侧壁上的多晶硅层51进行全面覆盖，因此在高深宽比刻蚀过程中难以避免地会对未被覆盖的多晶硅层51造成损耗，上述步骤S32在实施时，本领域技术人员可以根据所要刻蚀的底部多晶硅层51的厚度，通过简单重复试验确定各次高深宽比刻蚀的厚度以尽可能缓解刻蚀过程中对侧壁多晶硅的损耗。原则上，刻蚀时间越长，对多晶硅层的刻蚀效率越高，于此同时对侧壁上的多晶硅损耗也越多，本领域技术人员根据工艺效率的要求对各次高深宽比刻蚀的程度进行控制即可。由于每次高深宽比刻蚀后，对碳掩膜层60也造成了损伤，因此为了更好地保护顶部多晶硅层，在每次高深宽比刻蚀完成后，去除剩余的碳掩膜层60，然后沉积新的碳掩膜层60进行下一轮的高深宽比刻蚀。

本申请干法刻蚀采用的刻蚀气体可以为本领域多晶硅刻蚀常用气体，为了提高对多晶硅的刻蚀选择性，避免对氧化硅的损伤，优选上述干法刻蚀的刻蚀气体包括NF₃(三氟化氮)、CH₂F₂(二氟甲烷)、CHF₃(三氟甲烷)和C₄F₆(六氟丁二烯)中的任意一种或多种的组合。此外，在干法刻蚀时，还会在刻蚀气体中掺入CH₄、O₂等保护性气体或者Ar等稀释性气体。上述刻蚀气体经过源射频功率源和偏压射频功率源同步脉冲而产生等离子体，这些等离子体包括电子、离子和活性自由基以实现对多晶硅的刻蚀，当源射频功率源和偏压射频功率源同时关闭时，源射频功率源也不会产生等离子体，进而也不会继续解离形成冗余自由基，进而避免了该自由基对多晶硅的刻蚀，从而有效缓解了多晶硅层的多余解离，保证了刻蚀后侧壁多晶硅层的厚度。

在步骤S3的干法刻蚀完成后，执行步骤S4，采用干法化学刻蚀对图8所示的沟道孔底部的功能层结构50进行刻蚀以使外延层30裸露，可参考图9所示结构。该过程中，主要是对沟道孔底部的功能层结构50中剩余的氧化硅和氮化硅进行刻蚀，本领域技术人员可以选择对氧化硅和氮化硅与多晶硅的选择比比较高的刻蚀气体进行干法化学刻蚀，从而既可以实现对氧化硅和氮化硅的快速刻蚀，又可以避免对多晶硅的损伤。

在本申请又一种典型的实施方式中，提供了一种3D NAND的制作工艺，该制作工艺包括：利用刻蚀工艺打通衬底20堆叠结构的沟道孔中的功能层结构50，其中的刻蚀工艺为上述任一种的刻蚀工艺；在沟道孔中形成沟道层；去除衬底20堆叠结构中的牺牲层，并在对应牺牲层的位置形成栅极层。

本申请利用前述的刻蚀工艺实现SONO的高深宽比的刻蚀，从而有效保证了沟道孔侧壁多晶硅层51的厚度；然后在进行形成沟道层和栅极层，所得到的3D NAND的性能可靠。

上述沟道孔侧壁上的SONO层的多晶硅层51、氧化硅层和氮化硅层可依次对应存储结构的硅基底(Si substrate)、隧穿层(Tunnel layer)、电荷存储层和栅介质层。

在另一种实施例中，由于在高深宽比刻蚀过程中由于侧壁上的多晶硅层51被损耗，出现孔洞，为了提高后续形成的存储结构的性能，优选将侧壁上的多晶硅层51去除然后沉积新的多晶硅作为存储结构的基底。

从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：

本申请在进行高深宽比刻蚀时，采用源射频功率源和偏压射频功率源同步脉冲进行等离子体发生，当偏压射频功率源关闭时，源射频功率源同步关闭，进而避免了源射频功率源产生的等离子体解离冗余自由基，避免了该自由基对多晶硅的刻蚀，从而有效缓解了多晶硅层的多余解离，保证了刻蚀后多晶硅层的厚度。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种刻蚀工艺，其特征在于，包括：

步骤S1，提供具有沟道孔的衬底堆叠结构并在所述沟道孔的底部形成外延层(30)；

步骤S2，在所述沟道孔的侧壁和所述衬底堆叠结构的顶部设置功能层结构，所述功能层结构的多晶硅层(51)裸露；

步骤S3，采用干法刻蚀对所述功能层结构(50)底部的多晶硅层(51)进行刻蚀，且所述干法刻蚀为等离子体刻蚀，所述等离子体刻蚀采用源射频功率源和偏压射频功率源同步脉冲进行等离子体发生；以及

步骤S4，采用干法化学刻蚀对所述沟道孔底部的所述功能层结构(50)进行刻蚀以使所述外延层(30)裸露。

2.根据权利要求1所述的刻蚀工艺，其特征在于，所述步骤S3包括：

步骤S31，沉积碳掩膜层(60)，所述碳掩膜层(60)设置在所述衬底堆叠结构的顶部的所述多晶硅层(51)上以及所述沟道孔侧壁对应的部分所述多晶硅层(51)上；

步骤S32，采用干法刻蚀对设置了所述碳掩膜层(60)的所述功能层结构(50)底部的多晶硅层进行第一次刻蚀；

步骤S33，去除所述碳掩膜层(60)。

3.根据权利要求2所述的刻蚀工艺，其特征在于，所述步骤S3还包括：

步骤S34，依次重复所述步骤S31至步骤S34至所述沟道孔底部的多晶硅层(51)完全去除。

4.根据权利要求2所述的刻蚀工艺，其特征在于，所述步骤S31包括：

向所述多晶硅层(51)上通入含碳气体并进行等离子体处理以形成所述碳掩膜层(60)。

5.根据权利要求4所述的刻蚀工艺，其特征在于，所述含碳气体为甲烷、乙烷、丙烷、乙烯、丙烯、一氟甲烷、二氟甲烷、三氟甲烷中的任意一种或多种。

6.根据权利要求2所述的刻蚀工艺，其特征在于，所述干法刻蚀的刻蚀气体包括NF₃、CH₂F₂、CHF₃和C₄F₆中的任意一种或多种的组合。

7.根据权利要求1所述的刻蚀工艺，其特征在于，所述衬底堆叠结构为双堆叠结构。

8.根据权利要求7所述的刻蚀工艺，其特征在于，所述步骤S1包括：

在衬底(20)上形成第一堆叠结构(10)，所述第一堆叠结构(10)包括沿远离所述衬底(20)的方向交替层叠的第一牺牲层(110)和第一隔离层(120)；

顺序刻蚀所述第一堆叠结构(10)和所述衬底(20)，以形成贯穿所述第一堆叠结构(10)的第一沟道孔(130)以及位于所述衬底(20)中的凹槽(210)，所述凹槽(210)与所述第一沟道孔(130)连通；

在所述凹槽(210)表面进行选择性外延生长，以在所述第一沟道孔(130)和所述凹槽(210)中形成所述外延层(30)；

在所述第一堆叠结构(10)上形成第二堆叠结构(40)，所述第二堆叠结构(40)包括沿远离所述衬底(20)的方向交替层叠的第二牺牲层(410)和第二隔离层(420)，形成贯穿所述第二堆叠结构(40)的第二沟道孔(430)，以使所述第二沟道孔(430)与所述第一沟道孔(130)连通，所述第一沟道孔(130)与所述第二沟道孔(430)构成所述沟道孔。

9.根据权利要求1所述的刻蚀工艺，其特征在于，所述步骤S2包括：

在所述沟道孔底部、侧壁和所述衬底堆叠结构的顶部依次沉积氧化硅层、氮化硅层、氧化硅层和多晶硅层(51)，形成所述功能层结构(50)。

10.一种3D NAND的制作工艺，其特征在于，所述制作工艺包括：

利用刻蚀工艺打通衬底堆叠结构的沟道孔中的功能层结构(50)，其中所述刻蚀工艺为权利要求1至9中任一项所述的刻蚀工艺；

在所述沟道孔中形成沟道层；

去除衬底堆叠结构中的牺牲层，并在对应所述牺牲层的位置形成栅极层。

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