CN112133760A - 位于soi衬底上的具有沟槽改进的电流路径的高压二极管 - Google Patents

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Abstract

本发明题为“位于SOI衬底上的具有沟槽改进的电流路径的高压二极管”。本发明公开了一种半导体器件，该半导体器件可包括绝缘体上硅(SOI)衬底和形成于SOI衬底上的二极管，该二极管包括阴极区域和阳极区域。该半导体器件可包括至少一个击穿电压沟槽，该至少一个击穿电压沟槽设置在阴极区域的边缘处，并且位于阴极区域与阳极区域之间。

Description

位于SOI衬底上的具有沟槽改进的电流路径的高压二极管
相关申请的交叉引用
本申请要求于2019年6月24日提交的美国专利申请号16/450,298的优先权。该申请全文以引用方式并入本文。
技术领域
本说明书涉及用于绝缘体上硅(SOI)器件的二极管。
背景技术
二极管的击穿电压(BV)(其中在二极管反向偏置时出现大反向电流流动)是管制二极管的潜在用途的基本二极管特性。例如，可能期望将二极管用作阻塞二极管，或者用于静电放电(ESD)保护。在这些和类似的能力中，可能期望确保在二极管处出现的最大反向电压小于该二极管的击穿电压。
在绝缘体上硅(SOI)技术中，体硅覆盖有绝缘体，该绝缘体本身覆盖有另一硅层，在该另一硅层上形成有器件和其他结构。SOI技术具有与电路和器件的小型化相关的多个已知优点。例如，通过居间绝缘体将电路与体硅隔离导致较低的寄生电容、较低的泄漏电流和较高的功率效率。
还期望在单个SOI衬底上形成不同类型的电路，以便进一步寻求小型化，增加电路的速度和可靠性，促进电路之间的互连，并且使相关联的制造处理更加高效且划算。例如，可以在单个SOI衬底上包括逻辑电路、模拟电路和功率电路。
尽管存在用于在SOI衬底上使此类电路彼此隔离的技术，但功率电路的存在具体地指示需要包括高(击穿)电压二极管。然而，常规技术未提供形成具有足够高BV的二极管以用于SOI衬底上的隔离电路的实际方式。
发明内容
根据一个一般方面，一种半导体器件包括绝缘体上硅(SOI)衬底和形成于该SOI衬底上的二极管，该二极管包括阴极区域和阳极区域。该半导体器件可包括至少一个击穿电压沟槽，该至少一个击穿电压沟槽设置在阴极区域的边缘处，并且位于阴极区域与阳极区域之间。
根据另一个一般方面，一种半导体器件可包括衬底和形成于衬底中的二极管，该二极管包括阴极区域和阳极区域。该半导体器件可包括与阴极区域相邻的至少一个沟槽绝缘体，该至少一个沟槽绝缘体限定围绕至少一个沟槽绝缘体的二极管电流路径，该二极管电流路径在阴极区域与阳极区域之间横穿衬底。
根据另一个一般方面，一种制作半导体器件的方法可包括形成绝缘体上硅(SOI)衬底，以及在SOI衬底中形成击穿电压沟槽。该方法还可包括在SOI中形成二极管，包括形成二极管的与击穿电压沟槽相邻的阴极区域，其中击穿电压沟槽位于阴极区域与阳极区域之间。
一个或多个实施方式的细节在附图和以下描述中阐明。其他特征将从说明书和附图中以及从权利要求书中显而易见。
附图说明
图1A示出了根据一些示例性具体实施的具有沟槽改进的电流路径的高压二极管的简化横截面。
图1B示出了图1A的横截面的更详细的示例性具体实施。
图2为图1B的示例性高压二极管的顶视图。
图3示出了图1B和图2的高压二极管的结构、击穿电压和电场分布之间的关系。
图4示出了图1A的高压二极管的第二示例性具体实施的横截面。
图5A示出了高压二极管的另一个示例性具体实施的简化横截面，其中竖直场板用于增加的击穿电压。
图5B示出了图5A的简化横截面的更详细的示例性具体实施。
图6为图5B和图6的示例性具体实施的顶视图。
图7示出了图5B和图6的示例性具体实施的结构、击穿电压和电场分布之间的关系。
图8示出了图5B和图6的示例性具体实施的结构、击穿电压和电场分布之间的另外的示例性关系。
图9示出了高压二极管的第四示例性具体实施。
图10示出了高压二极管的第五示例性具体实施。
图11为示出用于形成图4的示例性具体实施的各面的示例性处理操作的流程图。
图12为示出图11流程图中第一操作示例的结构。
图13为示出图11流程图中第二操作示例的结构。
图14为示出图11流程图中第三操作示例的结构。
图15为示出图11流程图中第四操作示例的结构。
图16为示出图11流程图中第五操作示例的结构。
图17为示出图11流程图中第六操作示例的结构。
具体实施方式
如下文所详述，实施方案包括位于绝缘体上硅(SOI)衬底上的紧凑型高压二极管，该SOI衬底使用阴极相邻沟槽来改进二极管的电流路径，并且在反向电流条件下增加二极管的击穿电压。紧凑型高压二极管可廉价地制造，包括结合形成于SOI衬底上的其他类型沟槽(例如，隔离沟槽)来形成沟槽。因此，可获得可靠的二极管性能。
图1A示出了根据一些示例性具体实施的具有沟槽改进的电流路径136的高压二极管100A的简化横截面。图1B示出了图1A的横截面的更详细的示例性具体实施。为了描述清楚起见，将图1A和图1B一致地编号(即，类似的标号指示类似的元件)。
在图1A的简化示例中，二极管100a包括形成于绝缘体上硅(SOI)层108中的阴极116和阳极118。如上文所提及，并且可如下文论述的图2的顶视图中所见，可通过隔离沟槽将二极管100a与其他电路隔离，该隔离沟槽被称为深沟槽隔离(DTI)结构126。具体地讲，例如，DTI 126可被设计成将二极管100a与还形成于SOI 108中的高压功率电路隔离。
尽管如此，但是在各种使用场景中，包括非预期短路、静电放电事件和其他故障，二极管100a可能暴露于大反向电压，并且可能需要承受相关联的大击穿电压(BV)。在常规二极管中，反向电流流动由阴极区域中的电场(以及相关联的横向掺杂轮廓)管制，并且具体地讲，由例如位于Nwell阴极区域的边缘处且位于与p型SOI层的PN结处的临界电场管制。因此，可以通过增加常规二极管中阴极区域与阳极区域之间的横向距离或间距来获得BV的边际增加。
然而，在图1A中，击穿电压沟槽(BVT)134改进了阴极116的区域中的电场分布以及阴极116与阳极118之间的相关联的反向电流路径136。具体地讲，如图所示，BVT 134致使电流路径136至少准竖直，例如，至少部分地在绝缘体的方向上行进，SOI层108形成于该绝缘体上(未示于图1A中；示出为图1B的绝缘体层104)。换句话讲，BVT 134被形成至延伸超过阴极116的深度但未达到SOI层108的底部的深度，使得SOI层108的至少一部分可用于沟槽改进的电流路径136在阴极116与阳极118之间流穿其中。
因此，可以通过包括BVT 134，消除刚提及的常规阴极区域与相邻P型SOI层之间的PN结的横向部分。例如，下文图3的示例示出了具有静电势的电场，该静电势在阴极116的区域中最强，并且沿着BVT 134的长度竖直地弱化，这与沟槽改进的电流路径136的所示流动一致。
图1A的简化示例示出了具有所示宽度和深度的单个BVT 134，但是在各种其他具体实施中，可以改变这些和其他BVT参数。例如，可包括多个BVT，如图5、图7和图9所示。可改变每个BVT的宽度，如图10所示，并且还可改变BVT 134的深度。另外，可改变多个BVT之间的间距以及阳极118与最靠近阳极118的BVT 134之间的间距。
如下文所详述，相对于上文提及的(和类似的)参数作出的适当设计选择使得能够对所得击穿电压进行一定程度的控制。例如，没有BVT 134的常规SOI二极管可额定用于90V范围内的击穿电压。通过添加BVT 134，二极管100a可具有在至少140V范围内的击穿电压，从而实现例如120V的操作范围。如上文所提及，并且如下文详细地描述和示出，与BVT 134相关联的设计参数的变化(例如，BVT数量、宽度或间距的变化)也使得BV能够进一步增加。
有利的是，BVT 134可使用处理流程来形成，该处理流程类似于用于形成DTI 126的处理流程。在一些示例中，如图11至图16的示例所示，可通过改变某些处理参数(例如，掩模开口的尺寸)而在同一处理步骤中与DTI 126一起形成BVT 134。因此，本文所述BVT 134的各种益处可以划算、可靠、高效的方式来获得。
其他设计变化也是可能的。例如，如相对于图4示出和描述，BVT 134可形成有内部气隙。还如相对于图4描述和示出，可将附加N型层设置在P型阳极中(并且电短接到P型阳极)，从而将二极管转换成BJT二极管，使得N层形成横向NPN BJT的集电极，其中原始阴极充当发射极，原始P阳极充当基极，并且新添加的N型层充当集电极。
在图1B的更详细的示例中，二极管100b被示出为使用体Si衬底102形成，该体Si衬底具有形成于其上的绝缘层104。例如，体硅衬底102可具有P+型掺杂，而层104可使用氧化物或其他合适的绝缘体来形成，并且可被称为埋入式氧化物或BOX。
抗反栅极层(ABG层)106可形成于BOX层104上。ABG层还可具有P+型掺杂浓度，并且已知可用于将二极管100b和形成于SOI 108上的其他电路与衬底102的电势屏蔽开。
SOI层108可表示形成于层102、104、106上的P型硅层，其中可形成各种器件和电路元件，包括二极管100A、100B。具体地讲，如图所示，阴极116可包括N型层110，(例如，Nwell或Nwell/Nresurf)可形成于SOI层108内。N型接触层(Nimp)112可形成于N型区域110中，并且金属接触件(例如，硅化物)114可形成于N型接触层112上。因此，如图所示，区域/层110、112、114可被理解为表示二极管100a和100b的阴极116。
二极管100A、100B的阳极118可使用电连接到P型接触层(例如，Pimp)121的金属接触件120来形成或者可包括该金属接触件，由此提供与P型阳极区域122(例如，Pwell)的电接触。浅沟槽隔离(STI)区域124(例如，合适的氧化物)可与P型接触层121和P型阳极区域122相邻形成。
另外，在图1B中，深沟槽隔离(DTI)区域126被示出为将二极管100a、100b的上述结构(包括阴极116和阳极118)与可形成于SOI层108之上或之中的其他电路元件或其他区域隔离。与STI 124类似，DTI 126可使用合适的氧化物来形成。在一些具体实施中，DTI 126可形成有形成于其中的多晶硅层。
为了说明DTI 126的功能和目的，外凹坑区域133被示出为包括P型区域130、浅沟槽隔离区域132、P型接触层131和金属接触件128。为了描述图1B，应当理解，包括外凹坑133及其所示元件仅仅是为了示出DTI 126的隔离功能，因此本文不再详细描述。
在图1B的示例中，根据上文对图1A的描述，BVT 134可被配置为改进二极管100b在阴极116与阳极118之间的电流路径136。具体地讲，BVT 134重定向电流流动，从而致使电流路径136主要在基本上竖直的方向上延伸，即，在朝向BOX层104的方向上延伸。
如上文相对于图1A所提及，BVT 134的各种设计参数可与二极管100b的击穿电压的变化相关联。例如，击穿电压可取决于BV沟槽134的相对宽度以及BVT 134与阳极118之间的间距。在其中包括多个BVT 134的具体实施中(例如，图5、图7、图9)，所得击穿电压可根据相关因素而改变，诸如所包括的BVT的总数以及BVT之间的间距的程度。与STI 124和DTI126一样，BVT 134可使用合适的氧化物来形成。在下文示出和描述的一些示例性具体实施中，BVT 134可形成有包括于其中的气隙。
图2为图1B的二极管100b的顶视图。如图所示，BVT 134可被配置为在阴极116与阳极118之间的区域中包围阴极116。还如图所示，可通过DTI 126将二极管100b与其他电路元件隔离。
图3示出了通常与图1B的二极管100b对应的简化二极管300。如图所示，二极管300包括体硅层302、BOX层304和ABG层306。SOI层308具有形成于其中的BVT 334，该BVT 334将阴极区域310与阳极区域322隔开。如图所示，BVT 334与阴极区域310的边缘相邻，并且在BOX 304的方向上竖直地延伸。
同样在图3中，示出了BVT 334与阳极区域322之间的间距Lb。如上文所提及，并且如相对于曲线图314所示，二极管300的击穿电压可根据间距Lb而改变。
在没有BVT 334的常规SOI二极管中，击穿电压通常受到二极管阴极区域的横向掺杂轮廓的限制。即，在常规二极管中，由扩散/植入所产生的阴极区域的曲率半径将决定曲率点处的电场强度，并且击穿通常出现在首先达到击穿场的区域中。
如上文所提及，常规方法可试图通过增加阴极区域与阳极区域之间的间距来增强SOI二极管的击穿电压。因此，在常规场景中，难以形成紧凑型二极管，因为限制阴极/阳极间距也将减小二极管的击穿电压。另外，即使在可能增加阴极/阳极间距的场景中，相关联的击穿电压增加也经历减小的返回点，使得甚至相对较大的阴极/阳极间距也导致例如小于100伏，例如大约90伏的击穿电压。
相比之下，如图3的曲线图314所示，包括BVT 334致使二极管300的击穿电压跨多种间距Lb(例如，2微米至8微米的范围)增加。如图所示，即使在相对较小的间距Lb处也会出现高击穿电压，从而允许二极管300的紧凑构造。例如，图3的示例中的击穿电压可增加到约140V，或者在例如130V至150V的范围内，从而允许紧凑型二极管构造具有在低于140V范围内的可靠击穿电压，例如对于120V操作场景。
另外，在图3中，碰撞电离曲线图320示出，对于所示BV和对应Lb间距，在击穿点(如曲线图324所示，在该处相关联的电场达到临界量值，并且在该处出现雪崩击穿)处碰撞电离在阴极区域310下方的区域中最强，并且朝向BOX层304至少半竖直地延伸。类似地，静电势324由场线326示出为在阴极区域316的区域中最强，并且在BOX层304的方向上至少半竖直地延伸。
图4示出了图1B的二极管100b的另选示例性具体实施。在图4中，二极管400被示出为双极结型晶体管(BJT)二极管400a(即，二极管连接BJT)，该二极管400a具有对应结构400b。
二极管400b的许多结构元件类似于图1B的二极管100b，并且与之一致地编号。因此，例如，二极管400b包括体硅衬底402、BOX层404和ABG层406。硅层408具有形成于其中的阴极区域410，其中N型接触层412电连接到金属接触件414，由此形成阴极416。
另外，在图4中，阳极118包括金属接触件420、P型接触层421和N型接触层423。如进一步所示，Nwell区域425包括于Pwell阳极区域422中。STI区域424与阳极118相邻，例如与P型接触层421相邻，如图所示。DTI 432将二极管400B与外凹坑433隔离。因此，如上文所提及，二极管400b形成准竖直二极管，其与图1B的实施方案相比可具有例如改善的正向电流。
在图4的示例中，BVT 434被示出为与N型阴极区域410相邻。BVT 434用于与上文已相对于图1至图3所述的相同或类似的目的，但其处于图4的二极管400B的情境中。因此，例如，BVT 434实现二极管400B的竖直或准竖直电流流动以及相关联的击穿电压增加。
图4还示出了在另选实施方案中可将BVT 434实施为气隙BVT 436。即，如图所示，BVT 434可形成有形成于其中的气隙437。当然，也可实施BVT 434的其他变化(其中一些在本文中有所描述)，包括改变BVT 434的宽度和/或包括多个BVT 434/436实例。
图5A示出了高压二极管的另一个示例性具体实施的简化横截面，其中竖直场板535用于增加的击穿电压。图5B示出了图5A的简化横截面的更详细的示例性具体实施。与上文图4一样，图5A和图5B的许多元件与图1A和图1B中的对应元件相同或类似，并且在可能的情况下一致地编号。
在图5A中，二极管500a被示出为包括多个BVT 534a、534b、534c和534d。如上文所提及，并且如下文更详细地描述和示出，与图1A和图1B的单个BVT 134相比，包括多个BVT可相对于升高二极管500a的BV具有增强的效果。
另外，还如所提及的，竖直场板535可进一步增强二极管500a的BV。如图所示，竖直场板535包括DTI 538和阴极连接区域539。SOI层108的区域537因此由DTI 538和现有DTI526隔离，并且在本文中被称为沟槽隔离区域537。
通过使用金属连接件541将阴极连接区域539连接到阴极516，可观察到竖直场板535提供凹坑，例如P型外延(PEPI)凹坑。如下文相对于图7所示，与图3的示例性电场分布326相比，竖直场板535正向地改进电场分布。因此，电流536的竖直面增强，并且二极管500a的BV增加。例如，二极管500b的BV可在例如240V的范围内。
在图5B中，二极管500b被示出为包括体硅502、BOX层504、ABG层506和SOI 508。类似地，阴极Nwell区域510被示出为其中形成有接触层512。金属接触件514电连接到金属接触层512，由此形成阴极516。阳极518被示出为包括电连接到金属接触层521的金属接触件520，该金属接触层本身形成于区域522内。同样在图5中，DTI 526被示出为将二极管500B与外凹坑533隔离。
如在图5A的简化示例中，图5B包括多个BVT 534a、534b、534c、534d。二极管500b还示出了竖直场板535的更详细示例。具体地讲，在图5B中，阴极连接区域被示出为包括金属接触件540、浅沟槽隔离结构542、金属接触层543和Pwell区域544。然而，可使用阴极连接区域539的其他合适构造，例如，在二极管500b所需的制造处理的情境中易于作为整体形成并且实现与阴极116的所需电连接的结构。
在图5B的示例性结构的各种具体实施中，BVT 534a-534d中的一者或多者可使用气隙BVT 534e来实施，其中，如图所示且如上文所提及，BVT534e可形成有包括于其中的气隙。类似地，深沟槽526、538中的一者或多者(例如，任一者或这两者)可形成有包括于其中的多晶硅材料。如果此类DTI多晶硅被包括在内，则其可作为介电材料而保持浮动。
图6为图5B的示例性具体实施的顶视图。如图所示，可形成竖直场板535，其中深沟槽538和深沟槽隔离结构526被构造和实施为提供竖直场板535的隔离。如所示和所述，可使用金属连接件538将竖直场板535连接到阴极516。
图7示出了图5B的二极管500b的各种具体实施的示例。具体地讲，图7示出了相对于BVT 534的数量和间距而作出的设计选择变化。例如，图7示出了第一示例性具体实施702，其中包括两个BVT 534a、534b，它们之间的间距被表示为Lc。具体实施704包括附加BVT534c，并且具体实施706包括BVT 534a-534d。
曲线图708示出了具体实施702、704、706的击穿电压和BVT至BVT间距Lc之间的示例性关系。如曲线图708中所示，一般来讲，增加BVT的数量与增加总击穿电压相关联。对于相对较小的间距Lc，可能有利的是包括附加BVT。对于给定数量的BVT，暗示了较小的阴极与阳极间距。例如，Lc可在例如1微米至3微米的范围内。所得/对应的击穿电压可在例如140V至190V的范围内。
如上文所提及，图7还示出了击穿电压与给定终端的竖直电场相关或者由该竖直电场限定。例如，图7示出了碰撞电离704A，与图3的碰撞电离320相比，该碰撞电离示出了增强的竖直面。类似地，静电势704B被示出为由于包括BVT 534A、534B、534C而具有增强的竖直面和分布。
图8相对于竖直场板535示出了另外示例性具体实施和相关联的效果。如该示例所示，二极管800形成于SOI层802和BOX 804上，并且包括两个BVT 834a、834b，以及连接到阴极816的竖直场板835。DTI 838将竖直场板535的凹坑隔离，如上文相对于图5和图6所述。如上文所提及，DTI 838可包括无掺杂的多晶硅839。
曲线图804示出了多个所包括的BVT(例如，2个、3个或4个BVT)和对应击穿电压之间的示例性关系。如图所示，对于一组给定设计选择/参数，一些具体实施可具有带有两个BVT的最大BV，并且可通过包括附加BVT而经历减少或负向改善。在曲线图804的示例中，对于3微米的给定Lc，BV可在例如220V与280V之间的范围内。例如，对于3个或4个BVT，BV可在约220V至240V的范围内，而在该示例中2个BVT可具有在例如260V至270V范围内的BV。
另外，在图8中，曲线图800a以箭头840示出了电场的方向，该电场的方向由于竖直场板835而从如图7、704a所示的竖直方向改变为更多对角线方向。对于更竖直的电场，如图7、704a所示，击穿电压可受到SOI层的厚度限制。然而，对于由竖直场板835所产生的电场的更多对角线方向或取向，对于对应/相同SOI厚度可实现更高击穿电压。曲线图800b示出了对应的电场分布。如可在曲线图800b中所观察到的，静电势842与静电势844基本上相同，并且电场的竖直面和相关联的电流增强。一般来讲，图8示出了图5A和图5B的示例性具体实施(包括竖直场板535/835)提供栅控二极管的消除，否则该栅控二极管由Nwell/Pepi PN结在Nwell的与BVT 534a相对的侧上形成。
图9示出了高压二极管的第四示例性具体实施。在图9中，二极管900被示出为双极结型晶体管(BJT)二极管900a(即，二极管连接BJT)，其具有对应结构900b。二极管900b的许多结构元件类似于图1B、图4和图5B的二极管100b、400b和500b，并且与之一致地编号，因此为了简洁起见，不再相对于图9重复。
同样在图9中，类似于图4，阳极918包括金属接触件920、P型接触层921和N型接触层923。如进一步所示，Nwell区域925包括于Pwell阳极区域922中。因此，如上文所提及，二极管900b形成准竖直二极管，其与图5B的实施方案相比可具有例如改善的正向电流。
图10示出了高压二极管的第五示例性具体实施。具体地讲，图10示出了示例性二极管(其被示出为电路元件1000a，并且具有结构1000b)，其中BVT 1034比上文所示的各种BVT具体实施(例如，134、434、534)宽。增加BVT 1034的宽度提供了用于将二极管1000b的击穿电压调节到所需范围的另一个设计参数。在图10的示例中，BVT 1034延伸穿过阴极1016和阳极1018的阱区域之间的整个间距，并且为与阱区域中每一个阱区域相邻的边缘。
另外，在图10中，示出了另选具体实施，其中通过用另选阳极1018d替换阳极1018来实施二极管连接BJT 1000c，以形成被实施为与电路符号1000c对应的BJT基极-集电极的阳极。与图4和图9的示例性具体实施一样，将阳极1018实施为BJT基极-集电极1018d阳极实现了上述各种优点，例如，更大的正向电流范围。
图11为示出用于形成图4的示例性具体实施的各面(并且使用相对于图4使用的相同参考标号)的示例性处理操作的流程图。如图11所示，每个操作1102至1112与后续图12至图17中的一者相对应。在图11的示例中，形成SOI堆叠(1102)，如图12所示。例如，体Si层102、BOX层104、ABG层106和SOI层(例如，p-EPI层)108可以连续步骤形成。
然后可在单个步骤中一起形成深沟槽隔离结构和期望的BVT(1104)，如图13所示。例如，可使用蚀刻来形成沟槽，并且沟槽深度可通过利用沟槽宽度进行蚀刻速率调制来控制。因此，结合已经需要深沟槽形成/隔离的处理来形成一个或多个BVT是简单、快速且廉价的。
然后可形成浅沟槽隔离(STI)结构(1106)，如图14所示。例如，在图11的示例中，假定后接CMOS(互补金属氧化物半导体)处理，并且STI结构可形成为该处理流程的一部分。在此类情境下，通常形成STI结构，例如，以避免原本会在PN结处形成的非期望寄生BJT的泄漏电流)。
另外，在图11中，可植入各种阱(1108)，如图15所示。例如，可植入CMOS阱(Nwell和Pwell)和中压阱(Nresurf和Pfield)的组合。更一般地，本文所述的技术可用于例如仅具有CMOS阱以及CMOS阱和相对较高压阱的任意组合的具体实施。
然后可形成源极植入物和漏极植入物，例如，作为上文所提及的CMOS流程的一部分，以与阱形成欧姆接触(1110)，如图16所示。最后，可形成模块以提供低电阻接触(并使阳极118中的中间Nwell 425短路)，如图17所示。
应当理解，上文提供的各种参数值和范围仅作为示例提供，且非限制性的或穷举性的。例如，尽管上文未详细论述，但在一些示例中，竖直场板的宽度可在3微米至10微米的范围内。BVT与DTI之间的距离可例如在2微米至5微米的范围内。BVT的宽度可在例如0.3微米至3微米的范围内。BVT超出阴极区域底部的延伸可为阴极区域深度的至少约20％。BVT之间的间距可在2微米至5微米的范围内。此外，当包括3个或更多个BVT时，每个连续对的BVT之间的间距不需要相等。
在示例性具体实施中，一种半导体器件包括：绝缘体上硅(SOI)衬底；形成于SOI衬底上的二极管，该二极管包括阴极区域和阳极区域；和至少一个击穿电压沟槽，该至少一个击穿电压沟槽设置在阴极区域的边缘处并且位于阴极区域与阳极区域之间。竖直场板可设置在阴极区域的与至少一个击穿电压沟槽相对的边缘处。竖直场板可电连接到阴极区域。竖直场板可包括与阴极区域相邻的第一深沟槽隔离结构，该第一深沟槽隔离结构同第二深沟槽隔离结构一起形成凹坑，该第二深沟槽隔离结构将二极管与形成于SOI衬底中的至少一个其他电路元件隔离，其中SOI衬底的外延材料保持在与阴极区域相同的电势处。至少一个击穿电压沟槽可包括至少两个击穿电压沟槽，包括位于阴极区域的边缘处的第一击穿电压沟槽和位于第一击穿电压沟槽与阳极区域之间的第二击穿电压沟槽。然后，第二击穿电压沟槽可与阳极区域相邻并且在SOI衬底的绝缘体的方向上延伸超过阳极区域。
在示例性具体实施中，一种半导体器件可包括：衬底；形成于衬底中的二极管，该二极管包括阴极区域和阳极区域；和与阴极区域相邻的至少一个沟槽绝缘体，该至少一个沟槽绝缘体限定围绕至少一个沟槽绝缘体的二极管电流路径，该二极管电流路径在阴极区域和阳极区域之间横穿衬底。二极管电流路径可为在二极管的击穿电压下出现的反向电流。阳极区域可包括短接到二极管的阳极的相反掺杂类型的区域，该阳极充当横向双极结型晶体管(BJT)的基极，同时该相反掺杂类型的区域充当横向BJT的集电极。竖直场板可设置在阴极区域的边缘处，该边缘与阴极区域的与至少一个沟槽绝缘体相邻的边缘相对，并且竖直场板可电连接到阴极区域。竖直场板可包括与阴极区域相邻的第一深沟槽隔离结构，该第一深沟槽隔离结构同第二深沟槽隔离结构一起形成凹坑，该第二深沟槽隔离结构将二极管与形成于SOI衬底中的至少一个其他电路元件隔离，其中SOI衬底的外延材料保持在与阴极区域相同的电势处。至少一个沟槽绝缘体可包括至少两个沟槽绝缘体，包括位于阴极区域的边缘处的第一沟槽绝缘体和位于第一沟槽绝缘体与阳极区域之间的第二沟槽绝缘体。然后，衬底可包括绝缘体上硅(SOI)衬底，并且第二沟槽绝缘体可与阳极区域相邻并且在SOI衬底的绝缘体的方向上延伸超过阳极区域。
应当理解，在前述描述中，当元件诸如层、区域、衬底或部件被提及为在另一个元件上，连接到另一个元件，电连接到另一个元件，耦接到另一个元件，或电耦接到另一个元件时，该元件可以直接地在另一个元件上，连接到或耦接到另一个元件上，或者可以存在一个或多个中间元件。相反，当元件被提及直接在另一个元件或层上、直接连接到另一个元件或层、或直接耦合到另一个元件或层时，不存在中间元件或层。虽然在整个具体实施方式中可能不会使用术语直接在…上、直接连接到…、或直接耦合到…，但是被示为直接在元件上、直接连接或直接耦合的元件能以此类方式提及。本申请的权利要求书(如果存在的话)可被修订以叙述在说明书中描述或者在附图中示出的示例性关系。
如在本说明书和权利要求书中所使用的，除非根据上下文明确地指出特定情况，否则单数形式可包括复数形式。除了附图中所示的取向之外，空间相对术语(例如，在…上方、在…上面、在…之上、在…下方、在…下面、在…之下、在…之以下等)旨在涵盖器件在使用或操作中的不同取向。在一些实施方式中，在…上面和在…下面的相对术语可分别包括竖直地在…上面和竖直地在…下面。在一些实施方式中，术语相邻可包括横向相邻或水平相邻。
一些实施方式可使用各种半导体处理和/或封装技术来实现。一些实施方式可使用与半导体基板相关联的各种类型的半导体处理技术来实现，该半导体基板包含但不限于，例如硅(Si)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)等。
虽然所描述的实施方式的某些特征已经如本文所述进行了说明，但是本领域技术人员现在将想到许多修改形式、替代形式、变化形式和等同形式。因此，应当理解，所附权利要求书旨在涵盖落入具体实施的范围内的所有此类修改形式和变化形式。应当理解，这些修改形式和变化形式仅仅以举例而非限制的方式呈现，并且可以进行形式和细节上的各种变化。除了相互排斥的组合以外，本文所述的装置和/或方法的任何部分可以任意组合进行组合。本文所述的实施方式能包括所描述的不同实施方式的功能、部件和/或特征的各种组合和/或子组合。

Claims (12)

1.一种半导体器件，包括：
绝缘体上硅SOI衬底；
形成于所述SOI衬底上的二极管，所述二极管包括阴极区域和阳极区域；和
至少一个击穿电压沟槽，所述至少一个击穿电压沟槽设置在所述阴极区域的边缘处，并且位于所述阴极区域与所述阳极区域之间。
2.根据权利要求1所述的半导体器件，其中所述至少一个击穿电压沟槽与所述阴极区域相邻，并且在所述SOI衬底的绝缘体的方向上延伸超过所述阴极区域。
3.根据权利要求2所述的半导体器件，其中所述至少一个击穿电压沟槽在所述绝缘体的方向上延伸，并且在所述阴极区域与所述阳极区域之间引起穿过所述SOI衬底的电流路径。
4.根据权利要求1所述的半导体器件，其中所述至少一个击穿电压沟槽包括至少两个击穿电压沟槽，包括位于所述阴极区域的所述边缘处的第一击穿电压沟槽和位于所述第一击穿电压沟槽与所述阳极区域之间的第二击穿电压沟槽。
5.根据权利要求1所述的半导体器件，其中所述阳极区域包括短接到所述二极管的阳极的相反掺杂类型的区域，所述阳极充当横向双极结型晶体管BJT的基极，所述相反掺杂类型的区域充当横向BJT的集电极。
6.根据权利要求1所述的半导体器件，其中所述至少一个击穿电压沟槽包括其中形成有气隙的绝缘材料。
7.根据权利要求1所述的半导体器件，还包括竖直场板，所述竖直场板设置在所述阴极区域的与所述至少一个击穿电压沟槽相对的边缘处。
8.一种半导体器件，包括：
衬底；
形成于所述衬底中的二极管，所述二极管包括阴极区域和阳极区域；和
与所述阴极区域相邻的至少一个沟槽绝缘体，所述至少一个沟槽绝缘体限定围绕所述至少一个沟槽绝缘体的二极管电流路径，所述二极管电流路径在所述阴极区域与所述阳极区域之间横穿所述衬底。
9.根据权利要求8所述的半导体器件，其中所述衬底包括绝缘体上硅SOI衬底，并且进一步地，其中所述至少一个沟槽绝缘体在所述SOI衬底的绝缘体的方向上延伸超过所述阴极区域。
10.根据权利要求8所述的半导体器件，其中所述至少一个沟槽绝缘体包括至少两个沟槽绝缘体，包括位于所述阴极区域的边缘处的第一沟槽绝缘体和位于所述第一沟槽绝缘体与所述阳极区域之间的第二沟槽绝缘体。
11.一种制作半导体器件的方法，包括：
形成绝缘体上硅SOI衬底；
在所述SOI衬底中形成击穿电压沟槽；以及
在SOI中形成二极管，包括形成所述二极管的与所述击穿电压沟槽相邻的阴极区域，其中所述击穿电压沟槽位于所述阴极区域与阳极区域之间。
12.根据权利要求11所述的方法，还包括：
在某个位置中于所述SOI衬底中形成深沟槽隔离DTI结构，以将所述二极管与形成于所述SOI衬底中的至少一个其他电路元件隔离，
其中形成所述击穿电压沟槽和形成所述DTI结构是在沟槽蚀刻工艺期间进行的。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022227858A1 (zh) * 2021-04-30 2022-11-03 无锡华润上华科技有限公司 二极管及其制造方法及半导体器件

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241210A (en) * 1987-02-26 1993-08-31 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
JP3396553B2 (ja) * 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
US6242763B1 (en) * 1999-09-14 2001-06-05 United Microelectronics Corp. Low triggering voltage SOI silicon-control-rectifier (SCR) structure
JP3927111B2 (ja) * 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
US7135751B2 (en) * 2003-07-25 2006-11-14 Fuji Electric Device Technology Co., Ltd. High breakdown voltage junction terminating structure
JP4959140B2 (ja) * 2005-02-04 2012-06-20 株式会社日立超エル・エス・アイ・システムズ 半導体装置
US8080851B2 (en) * 2008-08-29 2011-12-20 International Business Machines Corporation Deep trench electrostatic discharge (ESD) protect diode for silicon-on-insulator (SOI) devices
JP5434961B2 (ja) * 2010-08-04 2014-03-05 株式会社デンソー 横型ダイオードを有する半導体装置
JP5711646B2 (ja) 2010-11-16 2015-05-07 株式会社豊田中央研究所 ダイオード
US8610183B2 (en) 2011-08-04 2013-12-17 Texas Instruments Incorporated Field controlled diode with positively biased gate
US8680590B2 (en) 2012-03-02 2014-03-25 Pfc Device Corp. Multi-trench termination structure for semiconductor device
JP5762353B2 (ja) * 2012-05-01 2015-08-12 三菱電機株式会社 半導体装置
US10529866B2 (en) * 2012-05-30 2020-01-07 X-Fab Semiconductor Foundries Gmbh Semiconductor device
US9263619B2 (en) * 2013-09-06 2016-02-16 Infineon Technologies Ag Semiconductor component and method of triggering avalanche breakdown
WO2015056040A1 (en) * 2013-10-18 2015-04-23 Freescale Semiconductor, Inc. Electrostatic discharge protection device structures and methods of manufacture
US9425266B2 (en) 2014-10-13 2016-08-23 Semiconductor Components Industries, Llc Integrated floating diode structure and method therefor
US10026728B1 (en) 2017-04-26 2018-07-17 Semiconductor Components Industries, Llc Semiconductor device having biasing structure for self-isolating buried layer and method therefor
US10388816B2 (en) * 2017-09-22 2019-08-20 Stmicroelectronics (Research & Development) Limited Deep trench isolation (DTI) bounded single photon avalanche diode (SPAD) on a silicon on insulator (SOI) substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022227858A1 (zh) * 2021-04-30 2022-11-03 无锡华润上华科技有限公司 二极管及其制造方法及半导体器件

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