CN112034921A - 一种基于跨导线性环路技术的高阶带隙基准电路 - Google Patents
一种基于跨导线性环路技术的高阶带隙基准电路 Download PDFInfo
- Publication number
- CN112034921A CN112034921A CN202010909584.XA CN202010909584A CN112034921A CN 112034921 A CN112034921 A CN 112034921A CN 202010909584 A CN202010909584 A CN 202010909584A CN 112034921 A CN112034921 A CN 112034921A
- Authority
- CN
- China
- Prior art keywords
- transistor
- drain
- nmos transistor
- pmos
- pmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Abstract
本发明请求保护一种基于跨导线性环路技术的高阶带隙基准电路，包括启动电路、一阶带隙基准电路、高温区域分段补偿电路以及低温区域分段平方电流产生电路。本发明的高温区域分段补偿电路在高温区域产生正温度系数的分段曲率电流I14并提供补偿电压VNL1，低温区域分段平方电流产生电路在低温区域产生负温度系数的分段曲率电流I28，利用NMOS管M30、NMOS管M31、NMOS管M36及NMOS管M37构成的跨导线性环路电路以及电流I28在低温区域产生正比于
的分段平方电流I43并提供补偿电压VNL2，电压VNL1与电压VNL2分别对带隙基准电压进行高阶温度补偿，提高了带隙基准电压的温度特性，从而实现一种基于跨导线性环路技术的高阶带隙基准电路。
Description
技术领域
本发明属于微电子技术领域，具体涉及一种基于跨导线性环路技术的高阶带隙基准电路。
背景技术
带隙基准电路具有温漂系数小、与电源电压和工艺无关等特点，已广泛应用于A/D转换器、D/A转换器、开关电源等集成电路系统；带隙基准电压的精度和稳定性直接影响整个集成电路系统的精度，随着集成电路技术的发展，集成电路系统对其内部的带隙基准电路的性能要求也越来越高。
图1为一种传统的带隙基准电路结构，电阻R1、电阻R2、电阻R3与电阻R4采用同一种材料，电阻R2与电阻R3完全一样，PMOS管M1、PMOS管M2与PMOS管M3具有相同的沟道宽长比，PNP三极管Q2的发射极面积是PNP三极管Q1的N倍，放大器A1的低频增益Ad有Ad>>1，则带隙基准电路的输出电压Vbg为
其中，VEB1是PNP型三极管Q1的发射极-基极电压，R1是电阻R1的阻抗，R2是电阻R2的阻抗，R4是电阻R4的阻抗，q是电子电荷量，k是玻尔兹曼常数，T是绝对温度。通过优化电阻R1、电阻R2的阻值以及参数N等，在温度Tr处能获得
由于VEB1具有温度非线性，因而传统的一阶带隙基准电路输出电压具有高温漂系数的问题，使得传统的一阶带隙基准电路在高精度系统中的应用受到了很大的限制。
发明内容
本发明旨在解决以上现有技术的问题。提出了一种基于跨导线性环路技术的高阶带隙基准电路。本发明的技术方案如下：
一种基于跨导线性环路技术的高阶带隙基准电路，其包括：启动电路(1)、一阶带隙基准电路(2)、高温区域分段补偿电路(3)及低温区域分段平方电流产生电路(4)，其中，所述一阶带隙基准电路(2)的电信号输出端分别接启动电路(1)的信号输入端、高温区域分段补偿电路(3)的信号输入端及低温区域分段平方电流产生电路(4)的信号输入端，所述高温区域分段补偿电路(3)及所述低温区域分段平方电流产生电路(4)的信号输出端分别接所述一阶带隙基准电路(2)的信号输入端，所述启动电路(1)的信号输出端接所述一阶带隙基准电路(2)的启动信号输入端；所述启动电路(1)为所述一阶带隙基准电路(2)提供启动信号，所述一阶带隙基准电路(2)产生一阶带隙基准电压，所述高温区域分段补偿电路(3)在温度T大于参考温度T1区域产生正温度系数的分段曲率电流I14并为一阶带隙基准电压提供补偿电压VNL1，所述低温区域分段平方电流产生电路(4)在温度T小于参考温度T2区域产生分段平方电流I43并为一阶带隙基准电压提供补偿电压VNL2；电压VNL1以及电压VNL2分别对所述一阶带隙基准电路(2)产生一阶带隙基准电压进行高阶温度补偿。
进一步的，所述启动电路(1)包括：NMOS管M1、NMOS管M2、NMOS管M3、PMOS管M4、电容C1以及电容C2，其中电容C1的一端与外部电源VDD相连，电容C1的另一端分别与NMOS管M1的漏极、放大器A2的输出端、PMOS管M6的栅极、PMOS管M7的栅极、PMOS管M9的栅极、PMOS管M10的栅极、PMOS管M21的栅极以及PMOS管M24的栅极相连，电容C2的一端分别与PMOS管M4的源极以及外部电源VDD相连，电容C2的另一端分别与NMOS管M2的漏极、放大器A1的输出端、PMOS管M5的栅极、PMOS管M8的栅极、PMOS管M11的栅极、PMOS管M18的栅极以及PMOS管M23的栅极相连，PMOS管M4的栅极分别与PMOS管M4的漏极、NMOS管M1的栅极、NMOS管M2的栅极以及NMOS管M3的漏极相连，NMOS管M3的源极分别与NMOS管M1的源极、NMOS管M2的源极以及外部地GND相连。
进一步的，所述一阶带隙基准电路(2)包括：PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8、PMOS管M9、放大器A1、放大器A2、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、PNP三极管Q1以及PNP三极管Q2，其中PMOS管M5的源极分别与PMOS管M6的源极、PMOS管M7的源极、PMOS管M8的源极、PMOS管M9的源极以及外部电源VDD相连，PMOS管M5的漏极分别与放大器A1的同相输入端以及电阻R1的一端相连，PMOS管M6的漏极分别与放大器A1的反相输入端、放大器A2的反相输入端以及PNP三极管Q1的发射极相连，PMOS管M7的漏极分别与放大器A2的同相端以及电阻R2的一端相连，电阻R2的另一端与PNP三极管Q2的发射极相连，PMOS管M8的漏极分别与PMOS管M9的漏极、NMOS管M3的栅极、电阻R3的一端以及带隙基准输出端VREF相连，电阻R3的另一端分别与NMOS管M14的漏极以及电阻R4的一端相连，电阻R4的另一端分别与NMOS管M43的漏极以及电阻R5的一端相连，电阻R5的另一端分别与PNP三极管Q2的基极、PNP三极管Q2的集电极、PNP三极管Q1的基极、PNP三极管Q1的集电极、电阻R1的另一端以及外部地GND相连。
进一步的，所述高温区域分段补偿电路(3)包括：PMOS管M10、PMOS管M11、PMOS管M16、PMOS管M17、NMOS管M12、NMOS管M13、NMOS管M14以及NMOS管M15，其中PMOS管M10的源极分别与PMOS管M11的源极、PMOS管M16的源极、PMOS管M17的源极以及外部电源VDD相连，PMOS管M10的漏极分别与NMOS管M12的漏极、NMOS管M12的栅极以及NMOS管M13的栅极相连，NMOS管M12的源极分别与NMOS管M13的源极、NMOS管M14的源极、NMOS管M15的源极以及外部地GND相连，PMOS管M11的漏极分别与PMOS管M16的漏极、PMOS管M16的栅极、PMOS管M17的栅极以及NMOS管M13的漏极相连，PMOS管M17的漏极分别与NMOS管M15的漏极、NMOS管M15的栅极以及NMOS管M14的栅极相连。
进一步的，所述低温区域分段平方电流产生电路(4)包括：PMOS管M18、PMOS管M21、PMOS管M22、PMOS管M23、PMOS管M24、PMOS管M27、PMOS管M28、PMOS管M29、PMOS管M34、PMOS管M35、PMOS管M40、PMOS管M41、NMOS管M19、NMOS管M20、NMOS管M25、NMOS管M26、NMOS管M30、NMOS管M31、NMOS管M32、NMOS管M33、NMOS管M36、NMOS管M37、NMOS管M38、NMOS管M39、NMOS管M42以及NMOS管M43，其中PMOS管M18的源极分别与PMOS管M21的源极、PMOS管M22的源极、PMOS管M23的源极、PMOS管M24的源极、PMOS管M27的源极、PMOS管M28的源极、PMOS管M29的源极、PMOS管M34的源极、PMOS管M35的源极、PMOS管M40的源极、PMOS管M41的源极以及外部电源VDD相连，PMOS管M18的漏极分别与NMOS管M19的漏极、NMOS管M19的栅极以及NMOS管M20的栅极相连，NMOS管M19的源极分别与NMOS管M20的源极、NMOS管M25的源极、NMOS管M26的源极、NMOS管M32的源极、NMOS管M33的源极、NMOS管M38的源极、NMOS管M39的源极、NMOS管M43的源极、NMOS管M42的源极以及外部地GND相连，PMOS管M21的漏极分别与PMOS管M22的漏极、PMOS管M22的栅极、PMOS管M28的栅极以及NMOS管M20的漏极相连，PMOS管M23的漏极分别与PMOS管M24的漏极、NMOS管M25的栅极、NMOS管M25的漏极以及NMOS管M26的栅极相连，PMOS管M27的栅极分别与PMOS管M27的漏极、PMOS管M29的栅极、PMOS管M34的栅极、PMOS管M35的栅极以及NMOS管M26的漏极相连，PMOS管M28的漏极分别与NMOS管M31的源极、NMOS管M36的源极、NMOS管M33的漏极、NMOS管M38的漏极、NMOS管M38的栅极以及NMOS管M39的栅极相连，PMOS管M29的漏极分别与NMOS管M30的漏极、NMOS管M30的栅极以及NMOS管M31的栅极相连，NMOS管M30的源极分别与NMOS管M32的漏极、NMOS管M32的栅极、NMOS管M33的栅极、NMOS管M37的源极以及NMOS管M39的漏极相连，PMOS管M34的漏极分别与NMOS管M36的漏极、NMOS管M36的栅极以及NMOS管M37的栅极相连，PMOS管M35的漏极分别与PMOS管M40的栅极、PMOS管M40的漏极、PMOS管M41的栅极、NMOS管M31的漏极以及NMOS管M37的漏极相连，PMOS管M41的漏极分别与NMOS管M42的漏极、NMOS管M42的栅极以及NMOS管M43的栅极相连。
进一步的，所述一阶带隙基准电路(2)中，放大器A1与放大器A2完全相同且低频增益远远大于1，PMOS管M6与PMOS管M7具有相同的沟道宽长比，PNP三极管Q2的发射极面积是PNP三极管Q1的m倍，电阻R1、电阻R2、电阻R3、电阻R4以及电阻R5采用同一种材料，PMOS管M8与PMOS管M5具有相同的沟道宽长比，PMOS管M9与PMOS管M6具有相同的沟道宽长比，则PMOS管M8的漏极电流与PMOS管M9的漏极电流在电阻R3、电阻R4以及电阻R5上产生的电压Vref1为
其中，R1为电阻R1的阻值，R2为电阻R2的阻值，R3为电阻R3的阻值，R4为电阻R4的阻值，R5为电阻R5的阻值，VT为热电压，VEB1为PNP三极管Q1的发射极-基极电压，通过优化电阻R1的阻值、电阻R2的阻值以及参数m，在室温Tr处能获得
从而实现一阶带隙基准电压Vref1，其中，T为绝对温度。
进一步的，所述高温区域分段补偿电路(3)中，PMOS管M10的沟道宽长比是PMOS管M6的β1倍，PMOS管M11的沟道宽长比是PMOS管M5的β2倍，PMOS管M17的沟道宽长比是PMOS管M16的β3倍，NMOS管M12与NMOS管M13具有相同的沟道宽长比，NMOS管M14与NMOS管M15具有相同的沟道宽长比，通过优化参数β1及β2使得NMOS管M14的漏极电流I14为
电流I14是正温度系数的分段曲率电流且对一阶带隙基准电压Vref1的补偿因子VNL1为VNL1＝I14×(R4+R5)，其中，T为绝对温度，T1为参考温度且T1大于室温Tr，R1为电阻R1的阻值，R2为电阻R2的阻值，R4为电阻R4的阻值，R5为电阻R5的阻值，VT为热电压，VEB1为PNP三极管Q1的发射极-基极电压，m为PNP三极管Q2的发射极面积与PNP三极管Q1的发射极面积之比。
进一步的，所述低温区域分段平方电流产生电路(4)中，PMOS管M18的沟道宽长比是PMOS管M5的β4倍，PMOS管M21的沟道宽长比是PMOS管M6的β5倍，NMOS管M19与NMOS管M20具有相同的沟道宽长比，PMOS管M28的沟道宽长比是PMOS管M22的β6倍，通过优化参数β4及β5使得PMOS管M28的漏极电流I28为
其中，T为绝对温度，T2为参考温度且T2小于室温Tr，R1为电阻R1的阻值，R2为电阻R2的阻值，VT为热电压，VEB1为PNP三极管Q1的发射极-基极电压，m为PNP三极管Q2的发射极面积与PNP三极管Q1的发射极面积之比；PMOS管M23与PMOS管M5具有相同的沟道宽长比，PMOS管M24与PMOS管M6具有相同的沟道宽长比，NMOS管M25与NMOS管M26具有相同的沟道宽长比，PMOS管M27的漏极电流I27有
进一步的，所述NMOS管M30、NMOS管M31、NMOS管M36与NMOS管M37组成跨导线性环路且具有相同的沟道宽长比，PMOS管M29、PMOS管M34以及PMOS管M27具有相同的沟道宽长比，NMOS管M32与NMOS管M33具有相同的沟道宽长比，NMOS管M38与NMOS管M39具有相同的沟道宽长比，NMOS管M31的漏极电流I31、NMOS管M37的漏极电流I37、电流I27以及电流I28有
PMOS管M35的沟道宽长比是PMOS管M27的2倍，PMOS管M41的沟道宽长比是PMOS管M40的8倍，NMOS管M43与NMOS管M42具有相同的沟道宽长比，NMOS管M43的漏极电流I43为
其中，因子
与温度无关，NMOS管M43的漏极电流I43是一种在T<T2温度区域的分段平方电流，电流I43对一阶带隙基准电压Vref1的补偿因子VNL2为VNL2＝I43×R5，其中，R5为电阻R5的阻值。
进一步的，所述基于跨导线性环路技术的高阶带隙基准电路的输出电压Vref为Vref＝Vref1-VNL1-VNL2，其中，Vref1由所述一阶带隙基准电路产生的一阶带隙基准参考电压，VNL1为所述高温区域分段补偿电路在高温区域产生的分段曲率电流I14提供的分段曲率补偿电压，VNL2为所述低温区域分段平方电流产生电路在低温区域产生的分段平方电流I43提供的补偿电压，电压VNL1及电压VNL2分别补偿一阶带隙基准电压Vref1中高阶温度非线性，从而获得高阶温度补偿的带隙基准电压。
本发明的优点及有益效果如下：
本发明通过提供一种基于跨导线性环路技术的高阶带隙基准电路，在高温区域分段补偿电路中，利用正温度系数电流(VTlnm)/R2以及负温度系数电流VEB1/R1在高温区域产生正温度系数的分段曲率电流I14，即当温度T小于等于参考温度T1时I14＝0，当T>T1时
正温度系数的分段曲率电流I14为一阶带隙基准电压Vref1提供补偿电压VNL1；在低温区域分段平方电流产生电路中，利用正温度系数电流(VTlnm)/R2以及负温度系数电流VEB1/R1在低温区域产生负温度系数的分段曲率电流I28，即当温度T大于等于参考温度T2时I28＝0，当T<T2时
同时，利用NMOS管M30、NMOS管M31、NMOS管M36以及NMOS管M37构成的跨导线性环路电路以及负温度系数的分段曲率电流I28产生正比于
的分段平方电流I43，分段平方电流I43为一阶带隙基准电压Vref1提供补偿电压VNL2；电压VNL1在T>T1温度区域对一阶带隙基准电压进行温度补偿，电压VNL2在T<T2温度区域对一阶带隙基准电压进行温度补偿，提高带隙基准电压的温度特性，从而获得高性能的带隙基准电压。
附图说明
图1是本发明提供优选实施例传统的一阶带隙基准电路原理图；
图2为本发明提供优选实施例的一种基于跨导线性环路技术的高阶带隙基准电路原理图；
图3为本发明提供优选实施例的一种基于跨导线性环路技术的高阶带隙基准电路的输出电压曲线示意图；
图4为本发明提供优选实施例的一种基于跨导线性环路技术的高阶带隙基准电路的输出电压温度特性仿真图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。
本发明解决上述技术问题的技术方案是：
本申请实施例在高温区域分段补偿电路中，利用正温度系数电流(VTlnm)/R2以及负温度系数电流VEB1/R1在高温区域产生正温度系数的分段曲率电流I14，即当温度T小于等于参考温度T1时I14＝0，当T>T1时
正温度系数的分段曲率电流I14为一阶带隙基准电压Vref1提供补偿电压VNL1；在低温区域分段平方电流产生电路中，利用正温度系数电流(VTlnm)/R2以及负温度系数电流VEB1/R1在低温区域产生负温度系数的分段曲率电流I28，即当温度T大于等于参考温度T2时I28＝0，当T<T2时
同时，利用NMOS管M30、NMOS管M31、NMOS管M36以及NMOS管M37构成的跨导线性环路电路以及负温度系数的分段曲率电流I28产生正比于
的分段平方电流I43，分段平方电流I43为一阶带隙基准电压Vref1提供补偿电压VNL2；电压VNL1以及电压VNL2分别对一阶带隙基准电压进行温度补偿，从而获得高性能的带隙基准电压。
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式，对上述技术方案进行详细说明。
实施例
一种基于跨导线性环路技术的高阶带隙基准电路，如图2所示，包括启动电路1、一阶带隙基准电路2、高温区域分段补偿电路3及低温区域分段平方电流产生电路4；
其中，所述一阶带隙基准电路2的电信号输出端分别接所述启动电路1的信号输入端、所述高温区域分段补偿电路3的信号输入端及所述低温区域分段平方电流产生电路4的信号输入端，所述高温区域分段补偿电路3及所述低温区域分段平方电流产生电路4的信号输出端分别接所述一阶带隙基准电路2的信号输入端，所述启动电路1的信号输出端接所述一阶带隙基准电路2的启动信号输入端，所述一阶带隙基准电路2产生一阶带隙基准电压，所述高温区域分段补偿电路3及所述低温区域分段平方电流产生电路4对所述一阶带隙基准电路2所产生的一阶带隙基准电压进行补偿，获得低温漂系数的带隙基准参考电压；
所述启动电路1使得带隙基准电路正常工作并产生带隙基准电压输出，所述一阶带隙基准电路2产生一阶带隙基准电压Vref1，所述高温区域分段补偿电路3在高温区域产生分段曲率电流I14并为电压Vref1提供分段曲率补偿电压VNL1，所述低温区域分段平方电流产生电路4在低温区域产生分段平方电流I43并为电压Vref1提供补偿电压VNL2，电压VNL1及电压VNL2分别补偿一阶带隙基准电压Vref1中高阶温度非线性，从而获得高阶温度补偿的带隙基准电压Vref。
启动电路1只在带隙基准电路上电时发挥作用，当带隙基准电路启动完成后，启动电路停止工作，避免了启动电路对后面电路的影响。
作为一种优选的技术方案，如图2所示，所述启动电路1包括：NMOS管M1、NMOS管M2、NMOS管M3、PMOS管M4、电容C1以及电容C2，其中电容C1的一端与外部电源VDD相连，电容C1的另一端分别与NMOS管M1的漏极、放大器A2的输出端、PMOS管M6的栅极、PMOS管M7的栅极、PMOS管M9的栅极、PMOS管M10的栅极、PMOS管M21的栅极以及PMOS管M24的栅极相连，电容C2的一端分别与PMOS管M4的源极以及外部电源VDD相连，电容C2的另一端分别与NMOS管M2的漏极、放大器A1的输出端、PMOS管M5的栅极、PMOS管M8的栅极、PMOS管M11的栅极、PMOS管M18的栅极以及PMOS管M23的栅极相连，PMOS管M4的栅极分别与PMOS管M4的漏极、NMOS管M1的栅极、NMOS管M2的栅极以及NMOS管M3的漏极相连，NMOS管M3的源极分别与NMOS管M1的源极、NMOS管M2的源极以及外部地GND相连；
所述一阶带隙基准电路2包括：PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8、PMOS管M9、放大器A1、放大器A2、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、PNP三极管Q1以及PNP三极管Q2，其中PMOS管M5的源极分别与PMOS管M6的源极、PMOS管M7的源极、PMOS管M8的源极、PMOS管M9的源极以及外部电源VDD相连，PMOS管M5的漏极分别与放大器A1的同相输入端以及电阻R1的一端相连，PMOS管M6的漏极分别与放大器A1的反相输入端、放大器A2的反相输入端以及PNP三极管Q1的发射极相连，PMOS管M7的漏极分别与放大器A2的同相端以及电阻R2的一端相连，电阻R2的另一端与PNP三极管Q2的发射极相连，PMOS管M8的漏极分别与PMOS管M9的漏极、NMOS管M3的栅极、电阻R3的一端以及带隙基准输出端VREF相连，电阻R3的另一端分别与NMOS管M14的漏极以及电阻R4的一端相连，电阻R4的另一端分别与NMOS管M43的漏极以及电阻R5的一端相连，电阻R5的另一端分别与PNP三极管Q2的基极、PNP三极管Q2的集电极、PNP三极管Q1的基极、PNP三极管Q1的集电极、电阻R1的另一端以及外部地GND相连；
所述高温区域分段补偿电路3包括：PMOS管M10、PMOS管M11、PMOS管M16、PMOS管M17、NMOS管M12、NMOS管M13、NMOS管M14以及NMOS管M15，其中PMOS管M10的源极分别与PMOS管M11的源极、PMOS管M16的源极、PMOS管M17的源极以及外部电源VDD相连，PMOS管M10的漏极分别与NMOS管M12的漏极、NMOS管M12的栅极以及NMOS管M13的栅极相连，NMOS管M12的源极分别与NMOS管M13的源极、NMOS管M14的源极、NMOS管M15的源极以及外部地GND相连，PMOS管M11的漏极分别与PMOS管M16的漏极、PMOS管M16的栅极、PMOS管M17的栅极以及NMOS管M13的漏极相连，PMOS管M17的漏极分别与NMOS管M15的漏极、NMOS管M15的栅极以及NMOS管M14的栅极相连；
所述低温区域分段平方电流产生电路4包括：PMOS管M18、PMOS管M21、PMOS管M22、PMOS管M23、PMOS管M24、PMOS管M27、PMOS管M28、PMOS管M29、PMOS管M34、PMOS管M35、PMOS管M40、PMOS管M41、NMOS管M19、NMOS管M20、NMOS管M25、NMOS管M26、NMOS管M30、NMOS管M31、NMOS管M32、NMOS管M33、NMOS管M36、NMOS管M37、NMOS管M38、NMOS管M39、NMOS管M42以及NMOS管M43，其中PMOS管M18的源极分别与PMOS管M21的源极、PMOS管M22的源极、PMOS管M23的源极、PMOS管M24的源极、PMOS管M27的源极、PMOS管M28的源极、PMOS管M29的源极、PMOS管M34的源极、PMOS管M35的源极、PMOS管M40的源极、PMOS管M41的源极以及外部电源VDD相连，PMOS管M18的漏极分别与NMOS管M19的漏极、NMOS管M19的栅极以及NMOS管M20的栅极相连，NMOS管M19的源极分别与NMOS管M20的源极、NMOS管M25的源极、NMOS管M26的源极、NMOS管M32的源极、NMOS管M33的源极、NMOS管M38的源极、NMOS管M39的源极、NMOS管M43的源极、NMOS管M42的源极以及外部地GND相连，PMOS管M21的漏极分别与PMOS管M22的漏极、PMOS管M22的栅极、PMOS管M28的栅极以及NMOS管M20的漏极相连，PMOS管M23的漏极分别与PMOS管M24的漏极、NMOS管M25的栅极、NMOS管M25的漏极以及NMOS管M26的栅极相连，PMOS管M27的栅极分别与PMOS管M27的漏极、PMOS管M29的栅极、PMOS管M34的栅极、PMOS管M35的栅极以及NMOS管M26的漏极相连，PMOS管M28的漏极分别与NMOS管M31的源极、NMOS管M36的源极、NMOS管M33的漏极、NMOS管M38的漏极、NMOS管M38的栅极以及NMOS管M39的栅极相连，PMOS管M29的漏极分别与NMOS管M30的漏极、NMOS管M30的栅极以及NMOS管M31的栅极相连，NMOS管M30的源极分别与NMOS管M32的漏极、NMOS管M32的栅极、NMOS管M33的栅极、NMOS管M37的源极以及NMOS管M39的漏极相连，PMOS管M34的漏极分别与NMOS管M36的漏极、NMOS管M36的栅极以及NMOS管M37的栅极相连，PMOS管M35的漏极分别与PMOS管M40的栅极、PMOS管M40的漏极、PMOS管M41的栅极、NMOS管M31的漏极以及NMOS管M37的漏极相连，PMOS管M41的漏极分别与NMOS管M42的漏极、NMOS管M42的栅极以及NMOS管M43的栅极相连。
所述一阶带隙基准电路2中放大器A1以及放大器A2是现有技术。
所述一阶带隙基准电路2中，放大器A1与放大器A2完全相同且低频增益远远大于1，PMOS管M6与PMOS管M7具有相同的沟道宽长比，PNP三极管Q2的发射极面积是PNP三极管Q1的m倍，电阻R1、电阻R2、电阻R3、电阻R4以及电阻R5采用同一种材料，则PMOS管M6的漏极电流I6以及PMOS管M7的漏极电流I7有
式中，R2为电阻R2的阻值，VT为热电压；PMOS管M5的漏极电流I5有
式中，R1为电阻R1的阻值，VEB1为PNP三极管Q1的发射极-基极电压；PMOS管M8与PMOS管M5具有相同的沟道宽长比，PMOS管M9与PMOS管M6具有相同的沟道宽长比，则PMOS管M8的漏极电流I8与PMOS管M9的漏极电流I9在电阻R3、电阻R4以及电阻R5上产生的电压Vref1为
式中，R3为电阻R3的阻值，R4为电阻R4的阻值，R5为电阻R5的阻值；通过优化电阻R1的阻值、电阻R2的阻值以及参数m，在室温处能获得
从而实现一阶带隙基准电压Vref1，其中，T为绝对温度，Tr为室温。
进一步的，为补偿电压Vref1在高温区域的温度非线性，本发明采用高温区域分段补偿电路3，其中PMOS管M10的沟道宽长比是PMOS管M6的β1倍，PMOS管M11的沟道宽长比是PMOS管M5的β2倍，PMOS管M17的沟道宽长比是PMOS管M16的β3倍，NMOS管M12与NMOS管M13具有相同的沟道宽长比，NMOS管M14与NMOS管M15具有相同的沟道宽长比，通过优化参数β1及β2使得NMOS管M14的漏极电流I14为
式中，T1为参考温度且T1>Tr；NMOS管M14的漏极电流I14是正温度系数的分段曲率电流且对一阶带隙基准电压Vref1的补偿因子VNL1为
进一步的，为补偿电压Vref1在低温区域的温度非线性，本发明采用低温区域分段平方电流产生电路4，其中PMOS管M18的沟道宽长比是PMOS管M5的β4倍，PMOS管M21的沟道宽长比是PMOS管M6的β5倍，NMOS管M19与NMOS管M20具有相同的沟道宽长比，PMOS管M28的沟道宽长比是PMOS管M22的β6倍，通过优化参数β4及β5使得PMOS管M28的漏极电流I28为
式中，T2为参考温度且有T2<Tr，电流I28是负温度系数的分段曲率电流，PMOS管M23与PMOS管M5具有相同的沟道宽长比，PMOS管M24与PMOS管M6具有相同的沟道宽长比，NMOS管M25与NMOS管M26具有相同的沟道宽长比，则PMOS管M27的漏极电流I27有
NMOS管M30、NMOS管M31、NMOS管M36与NMOS管M37组成跨导线性环路且具有相同的沟道宽长比，NMOS管M30的漏极电流I30、NMOS管M31的漏极电流I31、NMOS管M36的漏极电流I36以及NMOS管M37的漏极电流I37有
PMOS管M29、PMOS管M34以及PMOS管M27具有相同的沟道宽长比，则有
由式(8)有
PMOS管M35的沟道宽长比是PMOS管M27的2倍，PMOS管M35的漏极电流I35、PMOS管M40的漏极电流I40、NMOS管M31的漏极电流I31与NMOS管M37的漏极电流I37有
NMOS管M32与NMOS管M33具有相同的沟道宽长比，NMOS管M38与NMOS管M39具有相同的沟道宽长比，则有
I28＝I37-I31 (11)
因而，
PMOS管M41的沟道宽长比是PMOS管M40的8倍，NMOS管M43与NMOS管M42具有相同的沟道宽长比，由式(10)-式(12)，NMOS管M43的漏极电流I43为
式(13)中，因子VEB1+R1(VTlnm)/R2与温度无关，NMOS管M43的漏极电流I43是一种在T<T2温度区域与
成正比的分段平方电流，电流I43对一阶带隙基准电压Vref1的补偿因子VNL2为
由式(1)-式(14)可知，基于跨导线性环路技术的高阶带隙基准电路的输出电压Vref为
Vref＝Vref1-VNL1-VNL2 (15)
由式(15)可知，基于跨导线性环路技术的高阶带隙基准电路的输出电压Vref包含Vref1、VNL1以及VNL2等因子，其中Vref1由正温度系数电压VTlnm以及负温度系数电压VEB1加权求和实现的一阶带隙基准电压，因子VNL1以及因子VNL2分别补偿一阶带隙基准电压Vref1的高阶温度非线性，从而获得高阶温度补偿的带隙基准电压Vref，如图3所示。
图4为本发明的基于跨导线性环路技术的高阶带隙基准电路输出电压Vref的温度特性仿真曲线，其中横坐标为温度，纵坐标为带隙基准的输出电压。仿真结果显示，在-40℃～125℃的温度范围内，跨导线性环路技术的高阶带隙基准电路输出电压Vref的温度系数仅为1.76ppm/℃。
本申请的上述实施例中，一种基于跨导线性环路技术的高阶带隙基准电路，包括启动电路、一阶带隙基准电路、高温区域分段补偿电路及低温区域分段平方电流产生电路。本申请实施例在高温区域分段补偿电路中，利用正温度系数电流(VTlnm)/R2以及负温度系数电流VEB1/R1在高温区域产生正温度系数的分段曲率电流I14，即当温度T小于等于参考温度T1时I14＝0，当T>T1时
正温度系数的分段曲率电流I14为一阶带隙基准电压Vref1提供补偿电压VNL1；在低温区域分段平方电流产生电路中，利用正温度系数电流(VTlnm)/R2以及负温度系数电流VEB1/R1在低温区域产生负温度系数的分段曲率电流I28，即当温度T大于等于参考温度T2时I28＝0，当T<T2时
同时，利用NMOS管M30、NMOS管M31、NMOS管M36以及NMOS管M37构成的跨导线性环路电路以及负温度系数的分段曲率电流I28产生正比于
的分段平方电流I43，分段平方电流I43为一阶带隙基准电压Vref1提供补偿电压VNL2；电压VNL1以及电压VNL2分别对一阶带隙基准电压Vref1进行温度补偿，从而获得高性能的带隙基准电压。
以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。
Claims (10)
1.一种基于跨导线性环路技术的高阶带隙基准电路，其特征在于，包括：启动电路(1)、一阶带隙基准电路(2)、高温区域分段补偿电路(3)及低温区域分段平方电流产生电路(4)，其中，所述一阶带隙基准电路(2)的电信号输出端分别接启动电路(1)的信号输入端、高温区域分段补偿电路(3)的信号输入端及低温区域分段平方电流产生电路(4)的信号输入端，所述高温区域分段补偿电路(3)及所述低温区域分段平方电流产生电路(4)的信号输出端分别接所述一阶带隙基准电路(2)的信号输入端，所述启动电路(1)的信号输出端接所述一阶带隙基准电路(2)的启动信号输入端；所述启动电路(1)为所述一阶带隙基准电路(2)提供启动信号，所述一阶带隙基准电路(2)产生一阶带隙基准电压，所述高温区域分段补偿电路(3)在温度T大于参考温度T1区域产生正温度系数的分段曲率电流I14并为一阶带隙基准电压提供补偿电压VNL1，所述低温区域分段平方电流产生电路(4)在温度T小于参考温度T2区域产生分段平方电流I43并为一阶带隙基准电压提供补偿电压VNL2；电压VNL1以及电压VNL2分别对所述一阶带隙基准电路(2)产生一阶带隙基准电压进行高阶温度补偿。
2.根据权利要求1所述的一种基于跨导线性环路技术的高阶带隙基准电路，其特征在于，所述启动电路(1)包括：NMOS管M1、NMOS管M2、NMOS管M3、PMOS管M4、电容C1以及电容C2，其中电容C1的一端与外部电源VDD相连，电容C1的另一端分别与NMOS管M1的漏极、放大器A2的输出端、PMOS管M6的栅极、PMOS管M7的栅极、PMOS管M9的栅极、PMOS管M10的栅极、PMOS管M21的栅极以及PMOS管M24的栅极相连，电容C2的一端分别与PMOS管M4的源极以及外部电源VDD相连，电容C2的另一端分别与NMOS管M2的漏极、放大器A1的输出端、PMOS管M5的栅极、PMOS管M8的栅极、PMOS管M11的栅极、PMOS管M18的栅极以及PMOS管M23的栅极相连，PMOS管M4的栅极分别与PMOS管M4的漏极、NMOS管M1的栅极、NMOS管M2的栅极以及NMOS管M3的漏极相连，NMOS管M3的源极分别与NMOS管M1的源极、NMOS管M2的源极以及外部地GND相连。
3.根据权利要求1所述的一种基于跨导线性环路技术的高阶带隙基准电路，其特征在于，所述一阶带隙基准电路(2)包括：PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8、PMOS管M9、放大器A1、放大器A2、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、PNP三极管Q1以及PNP三极管Q2，其中PMOS管M5的源极分别与PMOS管M6的源极、PMOS管M7的源极、PMOS管M8的源极、PMOS管M9的源极以及外部电源VDD相连，PMOS管M5的漏极分别与放大器A1的同相输入端以及电阻R1的一端相连，PMOS管M6的漏极分别与放大器A1的反相输入端、放大器A2的反相输入端以及PNP三极管Q1的发射极相连，PMOS管M7的漏极分别与放大器A2的同相端以及电阻R2的一端相连，电阻R2的另一端与PNP三极管Q2的发射极相连，PMOS管M8的漏极分别与PMOS管M9的漏极、NMOS管M3的栅极、电阻R3的一端以及带隙基准输出端VREF相连，电阻R3的另一端分别与NMOS管M14的漏极以及电阻R4的一端相连，电阻R4的另一端分别与NMOS管M43的漏极以及电阻R5的一端相连，电阻R5的另一端分别与PNP三极管Q2的基极、PNP三极管Q2的集电极、PNP三极管Q1的基极、PNP三极管Q1的集电极、电阻R1的另一端以及外部地GND相连。
4.根据权利要求1所述的一种基于跨导线性环路技术的高阶带隙基准电路，其特征在于，所述高温区域分段补偿电路(3)包括：PMOS管M10、PMOS管M11、PMOS管M16、PMOS管M17、NMOS管M12、NMOS管M13、NMOS管M14以及NMOS管M15，其中PMOS管M10的源极分别与PMOS管M11的源极、PMOS管M16的源极、PMOS管M17的源极以及外部电源VDD相连，PMOS管M10的漏极分别与NMOS管M12的漏极、NMOS管M12的栅极以及NMOS管M13的栅极相连，NMOS管M12的源极分别与NMOS管M13的源极、NMOS管M14的源极、NMOS管M15的源极以及外部地GND相连，PMOS管M11的漏极分别与PMOS管M16的漏极、PMOS管M16的栅极、PMOS管M17的栅极以及NMOS管M13的漏极相连，PMOS管M17的漏极分别与NMOS管M15的漏极、NMOS管M15的栅极以及NMOS管M14的栅极相连。
5.根据权利要求1所述的一种基于跨导线性环路技术的高阶带隙基准电路，其特征在于，所述低温区域分段平方电流产生电路(4)包括：PMOS管M18、PMOS管M21、PMOS管M22、PMOS管M23、PMOS管M24、PMOS管M27、PMOS管M28、PMOS管M29、PMOS管M34、PMOS管M35、PMOS管M40、PMOS管M41、NMOS管M19、NMOS管M20、NMOS管M25、NMOS管M26、NMOS管M30、NMOS管M31、NMOS管M32、NMOS管M33、NMOS管M36、NMOS管M37、NMOS管M38、NMOS管M39、NMOS管M42以及NMOS管M43，其中PMOS管M18的源极分别与PMOS管M21的源极、PMOS管M22的源极、PMOS管M23的源极、PMOS管M24的源极、PMOS管M27的源极、PMOS管M28的源极、PMOS管M29的源极、PMOS管M34的源极、PMOS管M35的源极、PMOS管M40的源极、PMOS管M41的源极以及外部电源VDD相连，PMOS管M18的漏极分别与NMOS管M19的漏极、NMOS管M19的栅极以及NMOS管M20的栅极相连，NMOS管M19的源极分别与NMOS管M20的源极、NMOS管M25的源极、NMOS管M26的源极、NMOS管M32的源极、NMOS管M33的源极、NMOS管M38的源极、NMOS管M39的源极、NMOS管M43的源极、NMOS管M42的源极以及外部地GND相连，PMOS管M21的漏极分别与PMOS管M22的漏极、PMOS管M22的栅极、PMOS管M28的栅极以及NMOS管M20的漏极相连，PMOS管M23的漏极分别与PMOS管M24的漏极、NMOS管M25的栅极、NMOS管M25的漏极以及NMOS管M26的栅极相连，PMOS管M27的栅极分别与PMOS管M27的漏极、PMOS管M29的栅极、PMOS管M34的栅极、PMOS管M35的栅极以及NMOS管M26的漏极相连，PMOS管M28的漏极分别与NMOS管M31的源极、NMOS管M36的源极、NMOS管M33的漏极、NMOS管M38的漏极、NMOS管M38的栅极以及NMOS管M39的栅极相连，PMOS管M29的漏极分别与NMOS管M30的漏极、NMOS管M30的栅极以及NMOS管M31的栅极相连，NMOS管M30的源极分别与NMOS管M32的漏极、NMOS管M32的栅极、NMOS管M33的栅极、NMOS管M37的源极以及NMOS管M39的漏极相连，PMOS管M34的漏极分别与NMOS管M36的漏极、NMOS管M36的栅极以及NMOS管M37的栅极相连，PMOS管M35的漏极分别与PMOS管M40的栅极、PMOS管M40的漏极、PMOS管M41的栅极、NMOS管M31的漏极以及NMOS管M37的漏极相连，PMOS管M41的漏极分别与NMOS管M42的漏极、NMOS管M42的栅极以及NMOS管M43的栅极相连。
6.根据权利要求3所述的一种基于跨导线性环路技术的高阶带隙基准电路，其特征在于，所述一阶带隙基准电路(2)中，放大器A1与放大器A2完全相同且低频增益远远大于1，PMOS管M6与PMOS管M7具有相同的沟道宽长比，PNP三极管Q2的发射极面积是PNP三极管Q1的m倍，电阻R1、电阻R2、电阻R3、电阻R4以及电阻R5采用同一种材料，PMOS管M8与PMOS管M5具有相同的沟道宽长比，PMOS管M9与PMOS管M6具有相同的沟道宽长比，则PMOS管M8的漏极电流与PMOS管M9的漏极电流在电阻R3、电阻R4以及电阻R5上产生的电压Vref1为
其中，R1为电阻R1的阻值，R2为电阻R2的阻值，R3为电阻R3的阻值，R4为电阻R4的阻值，R5为电阻R5的阻值，VT为热电压，VEB1为PNP三极管Q1的发射极-基极电压，通过优化电阻R1的阻值、电阻R2的阻值以及参数m，在室温Tr处能获得
从而实现一阶带隙基准电压Vref1，其中，T为绝对温度。
7.根据权利要求4所述的一种基于跨导线性环路技术的高阶带隙基准电路，其特征在于，所述高温区域分段补偿电路(3)中，PMOS管M10的沟道宽长比是PMOS管M6的β1倍，PMOS管M11的沟道宽长比是PMOS管M5的β2倍，PMOS管M17的沟道宽长比是PMOS管M16的β3倍，NMOS管M12与NMOS管M13具有相同的沟道宽长比，NMOS管M14与NMOS管M15具有相同的沟道宽长比，通过优化参数β1及β2使得NMOS管M14的漏极电流I14为
电流I14是正温度系数的分段曲率电流且对一阶带隙基准电压Vref1的补偿因子VNL1为VNL1＝I14×(R4+R5)，其中，T为绝对温度，T1为参考温度且T1大于室温Tr，R1为电阻R1的阻值，R2为电阻R2的阻值，R4为电阻R4的阻值，R5为电阻R5的阻值，VT为热电压，VEB1为PNP三极管Q1的发射极-基极电压，m为PNP三极管Q2的发射极面积与PNP三极管Q1的发射极面积之比。
8.根据权利要求5所述的一种基于跨导线性环路技术的高阶带隙基准电路，其特征在于，所述低温区域分段平方电流产生电路(4)中，PMOS管M18的沟道宽长比是PMOS管M5的β4倍，PMOS管M21的沟道宽长比是PMOS管M6的β5倍，NMOS管M19与NMOS管M20具有相同的沟道宽长比，PMOS管M28的沟道宽长比是PMOS管M22的β6倍，通过优化参数β4及β5使得PMOS管M28的漏极电流I28为
其中，T为绝对温度，T2为参考温度且T2小于室温Tr，R1为电阻R1的阻值，R2为电阻R2的阻值，VT为热电压，VEB1为PNP三极管Q1的发射极-基极电压，m为PNP三极管Q2的发射极面积与PNP三极管Q1的发射极面积之比；PMOS管M23与PMOS管M5具有相同的沟道宽长比，PMOS管M24与PMOS管M6具有相同的沟道宽长比，NMOS管M25与NMOS管M26具有相同的沟道宽长比，PMOS管M27的漏极电流I27有
9.根据权利要求8所述的一种基于跨导线性环路技术的高阶带隙基准电路，其特征在于，所述NMOS管M30、NMOS管M31、NMOS管M36与NMOS管M37组成跨导线性环路且具有相同的沟道宽长比，PMOS管M29、PMOS管M34以及PMOS管M27具有相同的沟道宽长比，NMOS管M32与NMOS管M33具有相同的沟道宽长比，NMOS管M38与NMOS管M39具有相同的沟道宽长比，NMOS管M31的漏极电流I31、NMOS管M37的漏极电流I37、电流I27以及电流I28有
PMOS管M35的沟道宽长比是PMOS管M27的2倍，PMOS管M41的沟道宽长比是PMOS管M40的8倍，NMOS管M43与NMOS管M42具有相同的沟道宽长比，NMOS管M43的漏极电流I43为
其中，因子
与温度无关，NMOS管M43的漏极电流I43是一种在T<T2温度区域正比于
的分段平方电流，电流I43对一阶带隙基准电压Vref1的补偿因子VNL2为VNL2＝I43×R5，其中，R5为电阻R5的阻值。
10.根据权利要求1-9之一所述的一种基于跨导线性环路技术的高阶带隙基准电路，其特征在于，所述基于跨导线性环路技术的高阶带隙基准电路的输出电压Vref为Vref＝Vref1-VNL1-VNL2，其中，Vref1由所述一阶带隙基准电路产生的一阶带隙基准参考电压，VNL1为所述高温区域分段补偿电路在高温区域产生的分段曲率电流I14提供的分段曲率补偿电压，VNL2为所述低温区域分段平方电流产生电路在低温区域产生的分段平方电流I43提供的补偿电压，电压VNL1及电压VNL2分别补偿一阶带隙基准电压Vref1中高阶温度非线性，从而获得高阶温度补偿的带隙基准电压。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010909584.XA CN112034921B (zh) | 2020-09-02 | 2020-09-02 | 一种基于跨导线性环路技术的高阶带隙基准电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010909584.XA CN112034921B (zh) | 2020-09-02 | 2020-09-02 | 一种基于跨导线性环路技术的高阶带隙基准电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112034921A true CN112034921A (zh) | 2020-12-04 |
| CN112034921B CN112034921B (zh) | 2022-05-03 |
Family
ID=73591178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010909584.XA Active CN112034921B (zh) | 2020-09-02 | 2020-09-02 | 一种基于跨导线性环路技术的高阶带隙基准电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112034921B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113093856A (zh) * | 2021-03-31 | 2021-07-09 | 黄山学院 | 用于高压栅驱动芯片的高精度带隙基准电压产生电路 |
| CN114200997A (zh) * | 2021-12-10 | 2022-03-18 | 中国兵器工业集团第二一四研究所苏州研发中心 | 一种无运放型曲率补偿带隙基准电压源 |
| CN114489222A (zh) * | 2022-02-10 | 2022-05-13 | 重庆邮电大学 | 一种用于电源芯片的带隙基准电路 |
| CN115016583A (zh) * | 2022-06-16 | 2022-09-06 | 上海泰矽微电子有限公司 | 一种低压带隙基准电路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5391980A (en) * | 1993-06-16 | 1995-02-21 | Texas Instruments Incorporated | Second order low temperature coefficient bandgap voltage supply |
| CN103365331A (zh) * | 2013-07-19 | 2013-10-23 | 天津大学 | 一种二阶补偿基准电压产生电路 |
| CN103729010A (zh) * | 2012-10-15 | 2014-04-16 | 上海聚纳科电子有限公司 | 高精度带隙基准源电路 |
| CN103869868A (zh) * | 2014-03-24 | 2014-06-18 | 重庆邮电大学 | 一种带温度补偿的带隙基准参考电路 |
| CN108762367A (zh) * | 2018-06-05 | 2018-11-06 | 西安邮电大学 | 一种混合调整型温度补偿带隙基准电路 |
-
2020
- 2020-09-02 CN CN202010909584.XA patent/CN112034921B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5391980A (en) * | 1993-06-16 | 1995-02-21 | Texas Instruments Incorporated | Second order low temperature coefficient bandgap voltage supply |
| CN103729010A (zh) * | 2012-10-15 | 2014-04-16 | 上海聚纳科电子有限公司 | 高精度带隙基准源电路 |
| CN103365331A (zh) * | 2013-07-19 | 2013-10-23 | 天津大学 | 一种二阶补偿基准电压产生电路 |
| CN103869868A (zh) * | 2014-03-24 | 2014-06-18 | 重庆邮电大学 | 一种带温度补偿的带隙基准参考电路 |
| CN108762367A (zh) * | 2018-06-05 | 2018-11-06 | 西安邮电大学 | 一种混合调整型温度补偿带隙基准电路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113093856A (zh) * | 2021-03-31 | 2021-07-09 | 黄山学院 | 用于高压栅驱动芯片的高精度带隙基准电压产生电路 |
| CN114200997A (zh) * | 2021-12-10 | 2022-03-18 | 中国兵器工业集团第二一四研究所苏州研发中心 | 一种无运放型曲率补偿带隙基准电压源 |
| CN114200997B (zh) * | 2021-12-10 | 2023-03-07 | 中国兵器工业集团第二一四研究所苏州研发中心 | 一种无运放型曲率补偿带隙基准电压源 |
| CN114489222A (zh) * | 2022-02-10 | 2022-05-13 | 重庆邮电大学 | 一种用于电源芯片的带隙基准电路 |
| CN115016583A (zh) * | 2022-06-16 | 2022-09-06 | 上海泰矽微电子有限公司 | 一种低压带隙基准电路 |
| CN115016583B (zh) * | 2022-06-16 | 2024-03-08 | 上海泰矽微电子有限公司 | 一种低压带隙基准电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112034921B (zh) | 2022-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112034921B (zh) | 一种基于跨导线性环路技术的高阶带隙基准电路 | |
| CN106774592B (zh) | 一种无双极晶体管的高阶温度补偿带隙基准参考电路 | |
| CN111930169B (zh) | 一种负反馈分段曲率补偿带隙基准电路 | |
| CN113031690B (zh) | 一种低温漂的高阶温度补偿mos带隙基准电路 | |
| CN104977969A (zh) | 一种高电源抑制比高阶曲率补偿的带隙基准参考电路 | |
| CN108664072B (zh) | 一种高阶温度补偿带隙基准电路 | |
| CN110377096B (zh) | 高电源抑制比低温漂的带隙基准源 | |
| CN103869868B (zh) | 一种带温度补偿的带隙基准参考电路 | |
| CN110794913B (zh) | 一种采用负反馈箝位技术的带隙基准电路 | |
| CN114200997B (zh) | 一种无运放型曲率补偿带隙基准电压源 | |
| CN111158421B (zh) | 一种分段补偿的带隙基准电压源电路 | |
| CN105786077A (zh) | 一种无运放高阶温漂补偿的带隙基准电路 | |
| CN115877907A (zh) | 一种带隙基准源电路 | |
| CN109254612B (zh) | 一种高阶温度补偿的带隙基准电路 | |
| CN219016862U (zh) | 一种指数型温度补偿的无运放带隙基准电路 | |
| CN113467562A (zh) | 一种高端无运放带隙基准源 | |
| CN117055681A (zh) | 一种带有高阶温度补偿的带隙基准电路 | |
| CN111930170A (zh) | 一种高psrr高精度多阶电流补偿带隙基准源 | |
| CN116679789A (zh) | 一种采用二阶温度补偿的带隙基准电压源及其工作方法 | |
| CN114489218B (zh) | 低温漂低压低失调的带隙基准电压源和电子设备 | |
| CN114489223A (zh) | 一种用于dc-dc开关电源芯片的高psrr带隙电压源电路 | |
| CN106020320B (zh) | 一种提高电源电压抑制比的基准电压源结构 | |
| CN215340874U (zh) | 一种带隙基准的零温度系数电流产生电路 | |
| CN113655841B (zh) | 一种带隙基准电压电路 | |
| CN103926971A (zh) | 用于光传感器的电流基准电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |