CN112017978B - 一种芯片金属凸块的成型方法 - Google Patents

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Abstract

本发明公开了一种芯片金属凸块的成型方法,包括如下步骤:提供硅基板,所述硅基板的上表面形成有焊盘和钝化层;在钝化层的上表面及焊盘的上表面覆盖第一种子层;在第一种子层的上表面依次成型若干层叠放的光阻层,并在每层光阻层上都去除有部分光阻层以形成窗格;其中,上下相邻的两个窗格中位于上侧的窗格的尺寸大于位于下侧的窗格的尺寸且位于上侧的窗格对下侧的窗格形成覆盖;在最下侧的窗格内第一种子层的上表面成型第一电镀层,在第一电镀层之上成型金属凸块,最后采用回流工艺将金属凸块成型为金属球。本发明通过现有的电镀制程条件,克服光阻能力的限制,提高电镀锡量电镀成球,改善了成球质量降低了成本。

Description

一种芯片金属凸块的成型方法
技术领域
本发明涉及芯片封装技术领域,特别是一种芯片金属凸块的成型方法。
背景技术
封装技术的代表性实施例包括球栅阵列(Ball Grid Array,BGA)、倒装芯片(flipchip)、基于区域阵列和表面贴装(surfa ce-mount)封装的芯片级封装(Chi pScalePackage,CSP)。
在上述的封装技术中,芯片级封装为可使封装小到与研发的真实芯片一样的大小的封装技术。特别地,晶圆级芯片级封装(Wafer-Level Chip Scale Package,WLCSP)中,在晶圆级执行封装以便每个芯片的成本可显著降低。WLCSP对整片晶圆进行封装测试后再切割得到单个成品芯片的封装技术,封装后的芯片尺寸与裸片一致。晶圆级封装顺应了半导体器件高度集成化、微型化的要求。
晶圆片级芯片规模封装(WLCSP)目前所需的金属凸块的形成方式主要采用电镀工艺成型,采用电镀工艺只能对小尺寸的凸块(高度≤115um)成型,但是对于大尺寸凸块(高度﹥115um)由于光阻胶高度的限制其电镀成型的金属凸块的高度不够,这就造成金属凸块的量不够导致在回流过程中成球后的凸块的金属量达不到要求。为了保证足够多的金属量可以在横向上增大回流前的凸块的宽度,然而随着宽度的增大其凸块的横截面的尺寸会大于芯片电极的尺寸从而使凸块底部延伸到电极之外,这样在成球过程中形成的球体较大占用较大的空间并不利于使用。因此对于大尺寸凸块。一般只能采用植球工艺直接成型在芯片焊盘上。采用植球工艺会造成助焊剂的残留从而导致成球质量不高,此外采用的成品锡球需要从第三方采购在尺寸的选择上不够灵活,特殊成分、尺寸的定制所带来的成本及周期通常也不尽人意,并且需要配备相应的植球设备,这会造成成本的增加。
发明内容
本发明的目的是提供一种芯片金属凸块的成型方法,以解决现有技术中的不足,它能够通过现有的电镀制程条件,克服光阻能力的限制,提高电镀锡量,制成植球才能形成的大尺寸焊球凸块,从而改善成球质量以及实现更灵活的工艺应用。
本发明提供了一种芯片金属凸块的成型方法,包括如下步骤:
提供硅基板,所述硅基板的上表面形成有焊盘和钝化层,所述焊盘自钝化层上的钝化层开口向外暴露;
在钝化层的上表面及焊盘的上表面覆盖第一种子层;
在第一种子层的上表面依次成型若干层叠放的光阻层,并在每层光阻层上都去除有部分光阻层以形成窗格;其中,上下相邻的两个窗格中位于上侧的窗格的尺寸大于位于下侧的窗格的尺寸且位于上侧的窗格对下侧的窗格形成覆盖,位于最下侧的窗格对钝化层开口形成覆盖;
在最下侧的窗格内第一种子层的上表面成型第一电镀层,其中第一电镀层的上表面不低于所述钝化层的上表面;
在第一电镀层之上成型金属凸块,其中金属凸块在窗格内成型并与窗格形状相适配;
在成型金属凸块后去除所有的光阻层及第一电镀层下表面之外的第一种子层;
最后采用回流工艺将金属凸块成型为金属球。
进一步的,所述第一电镀层在所有的光阻层成型后成型,第一电镀层与金属凸块依次电镀成型且所述金属凸块直接成型在所述第一电镀层之上。
进一步的,所述第一电镀层在最后一层光阻层成型前电镀成型在最下侧的窗格内;所述金属凸块在所有光阻层成型后成型在第一电镀层之上。
进一步的,所述第一电镀层在最下侧光阻层形成窗格后电镀成型在最下侧的窗格内,并在成型第一电镀层后在第一电镀层的上表面及最下侧光阻层的上表面形成光阻层,且在光阻层上形成的窗格对第一电镀层形成覆盖。
进一步的,在最后一层光阻层成型前且第一电镀层成型在最下侧的窗格后,在倒数第二层光阻层的上表面、第一电镀层的上表面及通过窗格向外暴露的部分光阻层的上表面覆盖第二种子层;金属凸块在最后一层光阻层形成窗格后电镀成型在第二种子层的上表面;
在金属凸块成型后还要去除第一电镀层上表面之外的第二种子层。
进一步的,除最后一层光阻层外其余光阻层的厚度均不低于10μm且小于20μm。
进一步的,除最后一层光阻层外其余光阻层的厚度均相等。
进一步的,位于最下侧的窗格位于钝化层开口的正上方并与钝化层开口同心设置。
进一步的,位于上侧的窗格与位于下侧的窗格同心设置。
进一步的,所述金属凸块的材质为锡、锡银、锡铅和含锡合金中的一种或多种组合;
所述第一电镀层的材质为铜、镍、金、铜镍合金、铜合金,镍合金中的一种或多种组合。
与现有技术相比,本发明通过分批次形成多层光阻层,并在光阻层上开设窗格,由于分次成型,因此可以成型上宽下窄的倒梯形的窗格,在这种窗格内电镀成型金属凸块能够形成体积较大的凸块以便实现通过现有的电镀制程条件,克服光阻能力的限制,提高电镀锡量,制成植球才能形成的大尺寸焊球凸块,从而改善成球质量以及实现更灵活的工艺应用。同时由于电镀方式成球也避免了植球机以及成品锡球的购置能够有效的降低成本。
附图说明
图1至图12依次示出本发明实施例1公开的芯片金属凸块成型方法的流程图;
图13至图21依次示出本发明实施例3公开的芯片金属凸块成型方法的流程图;
附图标记说明:10-硅基板,20-焊盘,30-钝化层,301-钝化层开口,40-第一种子层,50-第一电镀层,60-金属凸块,70-光阻层,701-第一光阻层,702-第二光阻层,703-第三光阻层,80-窗格,801-第一窗格,802-第二窗格,803-第三窗格,90-第二种子层。
具体实施方式
下面通过参考附图描述的实施例是示例性的,仅用于解释本发明,而不能解释为对本发明的限制。
本发明的实施例:公开了一种芯片金属凸块的成型方法,该电镀方法通过分批次多次成型光阻层,使最后电镀成型的金属凸块底部窄顶部宽,从而在横向上扩大了金属凸块的尺寸。在现有技术中由于光阻层高度限制导致的金属凸块成型高度受限,进而导致在形成金属焊球的时候由于金属含量不够容易造成成球小的问题,采用上述方式能够在电镀过程中增大金属凸块的体积从容增大金属含量避免上述问题的出现。
受光阻材料的影响光阻层的高度一般不会超过130μm,因此采用传统电镀工艺进行电镀的时候其电镀成型的金属凸块的高度也是受限的,而金属凸块的底部需要以焊盘为基准进行成型,因此其宽度也是受限在一定的范围,上述条件的限制就造成了金属凸块在成型后其体积较小,从而造成金属含量不够,而在形成大的焊球的过程中又需要有足够多的金属含量,因此现有技术中传统的电镀成型金属凸块的成型方法不能满足成型大焊球的要求。
本发明公开了一种芯片金属凸块的成型方法,包括如下具体步骤:
如图1所示,提供硅基板10,所述硅基板10的上表面形成有焊盘20和钝化层30,所述焊盘20自钝化层30上的钝化层开口31向外暴露;
如图2所示,在钝化层30的上表面及焊盘20的上表面覆盖第一种子层40;
如图3-8所示,在第一种子层40的上表面依次成型若干层叠放的光阻层70,并在每层光阻层上都去除有部分光阻层以形成窗格80;其中,上下相邻的两个窗格中位于上侧的窗格的尺寸大于位于下侧的窗格的尺寸且位于上侧的窗格对下侧的窗格形成覆盖,位于最下侧的窗格对钝化层开口31形成覆盖。
所有窗格形成后上下彼此贯通,且整体呈倒梯形结构的槽体。位于下侧的部分光阻层通过上侧的窗格向外暴露,从而使上下相邻的两个光阻层在靠近窗格的一侧形成台阶结构。通过上述结构的设置使窗格形成下部窄上部宽的形状,这种形状的设置能够在电镀金属凸块60的时候在窗格内形成更大体积的金属凸块60,从而保证有足够的金属量以便于在后期回流焊过程中形成足够大的焊球。
如图9-12所示,在最下侧的窗格内第一种子层40的上表面成型第一电镀层50,其中第一电镀层50的上表面不低于所述钝化层30的上表面。现有技术中由于钝化层30一般会覆盖在部分焊盘20的边缘位置,如果直接在焊盘20上电镀金属凸块60,金属凸块60的下部会部分成型在钝化层30上,或者两者之间仅通过一层种子层进行分隔,在对成型后的金属凸块60回流焊的时候金属凸块60容易瘫在钝化层30上。因此,为了避免上述问题的出现,在本实施例中在电镀金属凸块60之前先电镀一层第一电镀层50,该第一电镀层50相当于将焊盘20引出来以将焊盘20进行垫高,引出来后的第一电镀层50相当于焊盘,然后在第一电镀层上成型金属凸块60。在第一电镀层50成型后,第一电镀层50的上表面高出钝化层的上表面从而使成型在第一钝化层50之上的金属凸块60与钝化层之间存在一定的高度差,在回流焊金属凸块60的时候避免钝化层30对金属凸块60的回流成球过程的影响。
此外,金属凸块60的材质一般为锡、锡银、锡铅和含锡合金中的一种或多种组合,金属凸块60在回流焊过程中一般是形成锡球。在现有技术中的焊盘20的材质一般为铝垫或者铜等金属合金,当焊盘20为铜金属合金的时候还不影响与金属凸块60的连接,但是当焊盘20为铝垫的时候与锡的结合效果不好从而影响凸块的稳定性,且锡在熔融后形态不确定在铝垫上成球效果也不好。设置第一电镀层50也有利于提高焊盘20和金属凸块60接合后的稳定性,第一电镀层50的材质为铜,可以与锡形成铜锡合金层其结合力效果会更好,且在第一电镀层50上成球也有助于锡熔融后的成球。
如图10所示,在第一电镀层50之上成型金属凸块60,其中金属凸块60在窗格内成型并与窗格形状相适配;
在成型金属凸块60后去除所有的光阻层及第一电镀层50下表面之外的第一种子层40;
如图12所示,最后采用回流工艺将金属凸块60成型为金属球。
上述芯片金属凸块的成型方法通过现有的电镀制程条件,克服光阻能力的限制,提高电镀金属量,从而实现了通过电镀工艺实现大尺寸焊球凸块的成型,相比于现有技术中采用植球工艺才能形成大尺寸焊球凸块的工艺,不仅节约了成本,改善了成球质量以及实现更灵活的工艺应用。
在依次成型若干层叠放的光阻层70的过程中具体设置多少层的光阻层可以根据实际需要进行设置,只是最后一层光阻层的高度要高于其余的光阻层。除最后一层光阻层外其余光阻层的厚度均不低于10μm且小于20μm。这样结构的设置的目的是在后续工艺中能够方便的实现光阻层的去除。光阻层的厚度如果过低则会影响溶蚀光阻层的溶液进入到阶梯状的位置从而影响光阻层的去除,同样当光阻层厚度较大的时候由于体积的增大也会影响光阻层的去除。
作为优选的方案,除最后一层光阻层外其余光阻层的厚度均相等。将最后一层光阻层之外的所有光阻层的厚度设置为一致能够更方便的使金属凸块在回流工艺中形成焊球。
作为优选的方案,位于最下侧的窗格位于钝化层开口301的正上方并与钝化层开口301同心设置。该结构的设置使成型在最下侧窗格内的第一电镀层50成型在焊盘20的正上方,使成型后的金属凸块60的形状更加的规整,从而有助于后续的回流成球。
相应的,也可以将位于上侧的窗格与位于下侧的窗格同心设置。使位于上侧的窗格正好设置在下侧的窗格的正上方,这样设置后形成的金属凸块的两侧相互对称,使金属凸块60的下部更接近弧形,从而对后续的回流成球有帮助。当然金属凸块60在第一电镀层50之上的形状可以有其他形状只要保证有足够多的金属的含量在回流熔融后在自身表面张力的作用下都会形成锡球。
上述成型方法中第一电镀层50的成型顺序可以在最下侧的光阻层形成窗格后成型,当然也可以在其余光阻层形成后成型或者在所有光阻层成型后在电镀形成第一电镀层50。金属凸块60可以在所有光阻层成型后在电镀完第一电镀层50后紧接着在第一电镀层50上电镀成型也可以在第一电镀层50成型后再成型若干层光阻层之后再电镀成型。此外金属凸块60可以直接在第一电镀层50之上直接电镀成型也可以在电镀金属凸块60之前在电阻层上窗格内再成型一层第二种子层90,金属凸块60成型在第二种子层90上。具体的几种实施例如下:
实施例1
在本实施例中第一电镀层50在所有的光阻层形成后进行电镀,并且在所有的光阻层上均形成窗格后电镀在最下侧的窗格内,在第一电镀层50电镀成型后接着在第一电镀层50的上表面电镀形成金属凸块60,也就是第一电镀层50与金属凸块60依次电镀成型。
具体的,如图3-9所示,在本实施了中共形成有三层光阻层,分别是第一光阻层701、第二光阻层702和第三光阻层703;相应的第一光阻层701、第二光阻层702和第三光阻层703上分别成型相应的第一窗格801、第二窗格802和第三窗格803。第一光阻层701、第二光阻层702和第三光阻层703依次成型,且第一窗格801、第二窗格802和第三窗格803在竖向方向上依次叠放,其中第二窗格802对第一窗格801形成覆盖,第三窗格803对第二窗格802形成覆盖,上述结构的设置形成后的整体的窗格80呈倒上宽下窄的倒梯形状形。在三层光阻层依次成型后再在第一窗格801内成型第一电镀层50,然后在第一电镀层50上成型金属凸块60。上述仅仅是以三层光阻层为实施例进行描述的,在实际使用过程中可以根据实际需要形成更多层的光阻层,或者也可以形成两层光阻层,在此不做进一步的限定。
金属凸块60成型在窗格80内并且金属凸块60的形状与窗格80的形状相匹配,在本实施例中由于用于生长金属凸块60的种子层只在第一电镀层50覆盖的位置,在通过窗格向外暴露的光阻层之上没有种子层因此最后形成的金属凸块60其形状较为差。但是采用这种好处就是在回流工艺钱可以少一步去除种子层的步骤,只需要去除所有的光阻层和第一电镀层50所对应的位置之外的光阻层即可,节约了工艺过程。
实施例2
在本实施例中第一电镀层50在所有光阻层成型完成前电镀成型,而金属凸块60在所有光阻层成型后电镀成型。
所述第一电镀层50在最后一层光阻层成型前电镀成型在最下侧的窗格内;所述金属凸块60在所有光阻层成型后成型在第一电镀层50之上。
所述第一电镀层50可以在最下侧光阻层形成窗格后电镀成型在最下侧的窗格内,并在成型第一电镀层50后在第一电镀层50的上表面及最下侧光阻层的上表面形成光阻层,且在光阻层上形成的窗格对第一电镀层50形成覆盖。然后继续成型多层光阻层,在所有光阻层成型并形成窗格后在第一电镀层50之上电镀成型金属凸块。
在本实施了以形成有三层光阻层为实施例进行详细阐述,分别是第一光阻层701、第二光阻层702和第三光阻层703;相应的第一光阻层701、第二光阻层702和第三光阻层703上分别成型相应的第一窗格801、第二窗格802和第三窗格803。第一光阻层701、第二光阻层702和第三光阻层703在竖向方向上依次叠放,且第一窗格801、第二窗格802和第三窗格803在竖向方向上依次叠放,其中第二窗格802对第一窗格801形成覆盖,第三窗格803对第二窗格802形成覆盖,上述结构的设置形成后的整体的窗格80呈倒上宽下窄的倒梯形状形。在成型第一光阻层701后在第一窗格801内电镀成型第一电镀层50,然后在第一光阻层701和第一电镀层50之上成型第二光阻层702并在第一光阻层702成型第二窗格802后在第二光阻层702之上形成第三光阻层703,在所有光阻层成型后在第一电镀层50之上并在形成的总的窗格80内成型金属凸块60。
当然在本实施例中也可以先成型第一光阻层701和第二光阻层702,并在第二光阻层702上开设第二窗格802后在第一窗格801内成型第一电镀层50,然后继续在第二光阻层702和第一电镀层50之上成型第三光阻层703,在第三光阻层703成型后开设第三窗格803,最后在所有的窗格80内成型金属凸块60,其中金属凸块60设置在第一电镀层50之上。
实施例3
在上述的实施例中,金属凸块60都是直接成型在第一电镀层50之上,虽然能够在窗格中其他位置上继续生长,但是由于通过窗格向外暴露的部分光阻层上没有覆盖种子层所以在这些位置上成型的金属凸块60的形状并不好。在本实施例中为了能够更好的实现金属凸块60的生长,在最后一层光阻层成型前且第一电镀层50成型在最下侧的窗格后,在倒数第二层光阻层的上表面、第一电镀层50的上表面及通过窗格向外暴露的部分光阻层的上表面覆盖第二种子层90;金属凸块60在最后一层光阻层形成窗格后电镀成型在第二种子层90的上表面。在本方案中金属凸块60完全成型在第二种子层90之上,这样设计的好处就是成型后的金属凸块60的形状较好。由于第二种子层90的存在,在通过回流工艺成型金属焊球之前在金属凸块成型后还要去除第一电镀层50上表面之外的第二种子层90。
在本实施了以形成有三层光阻层为实施例进行详细阐述,如图13-21所示,分别是第一光阻层701、第二光阻层702和第三光阻层703;相应的第一光阻层701、第二光阻层702和第三光阻层703上分别成型相应的第一窗格801、第二窗格802和第三窗格803。第一光阻层701、第二光阻层702和第三光阻层703在竖向方向上依次叠放,且第一窗格801、第二窗格802和第三窗格803在竖向方向上依次叠放,其中第二窗格802对第一窗格801形成覆盖,第三窗格803对第二窗格802形成覆盖,上述结构的设置形成后的整体的窗格80呈倒上宽下窄的倒梯形状形。在成型第一光阻层701后在第一窗格801内电镀成型第一电镀层50,然后在第一光阻层701和第一电镀层50之上成型第二光阻层702并在第一光阻层702成型第二窗格802后在第二光阻层702之上及第一电镀层50之上覆盖一层第二种子层90,部分第二种子层90还覆盖在下部通过第二窗格802向外暴露的部分第一光阻层701之上。在第二种子层90之上成型第三光阻层703并在第三光阻层703上形成第三窗格803,然后在窗格80内成型金属凸块60,金属凸块60在第二种子层90之上成型。
以上依据图式所示的实施例详细说明了本发明的构造、特征及作用效果,以上所述仅为本发明的较佳实施例,但本发明不以图面所示限定实施范围,凡是依照本发明的构想所作的改变,或修改为等同变化的等效实施例,仍未超出说明书与图示所涵盖的精神时,均应在本发明的保护范围内。

Claims (8)

1.一种芯片金属凸块的成型方法,其特征在于,包括如下步骤:
提供硅基板,所述硅基板的上表面形成有焊盘和钝化层,所述焊盘自钝化层上的钝化层开口向外暴露;
在钝化层的上表面及焊盘的上表面覆盖第一种子层;
在第一种子层的上表面依次成型若干层叠放的光阻层,并在每层光阻层上都去除有部分光阻层以形成窗格;其中,上下相邻的两个窗格中位于上侧的窗格的尺寸大于位于下侧的窗格的尺寸且位于上侧的窗格对下侧的窗格形成覆盖,位于最下侧的窗格对钝化层开口形成覆盖;
在最下侧的窗格内第一种子层的上表面成型第一电镀层,其中第一电镀层的上表面不低于所述钝化层的上表面;
在第一电镀层之上成型金属凸块,其中金属凸块在窗格内成型并与窗格形状相适配;
在成型金属凸块后去除所有的光阻层及第一电镀层下表面之外的第一种子层;
最后采用回流工艺将金属凸块成型为金属球;
所述第一电镀层在最后一层光阻层成型前电镀成型在最下侧的窗格内;所述金属凸块在所有光阻层成型后成型在第一电镀层之上;
在最后一层光阻层成型前且第一电镀层成型在最下侧的窗格后,在倒数第二层光阻层的上表面、第一电镀层的上表面及通过窗格向外暴露的部分光阻层的上表面覆盖第二种子层;金属凸块在最后一层光阻层形成窗格后电镀成型在第二种子层的上表面。
2.根据权利要求1所述的芯片金属凸块的成型方法,其特征在于,所述第一电镀层在最下侧光阻层形成窗格后电镀成型在最下侧的窗格内,并在成型第一电镀层后在第一电镀层的上表面及最下侧光阻层的上表面形成光阻层,且在光阻层上形成的窗格对第一电镀层形成覆盖。
3.根据权利要求1所述的芯片金属凸块的成型方法,其特征在于,在金属凸块成型后还要去除第一电镀层上表面之外的第二种子层。
4.根据权利要求1所述的芯片金属凸块的成型方法,其特征在于,除最后一层光阻层外其余光阻层的厚度均不低于10μm且小于20μm。
5.根据权利要求1所述的芯片金属凸块的成型方法,其特征在于,除最后一层光阻层外其余光阻层的厚度均相等。
6.根据权利要求1所述的芯片金属凸块的成型方法,其特征在于,位于最下侧的窗格位于钝化层开口的正上方并与钝化层开口同心设置。
7.根据权利要求1所述的芯片金属凸块的成型方法,其特征在于,位于上侧的窗格与位于下侧的窗格同心设置。
8.根据权利要求1所述的芯片金属凸块的成型方法,其特征在于,所述金属凸块的材质为锡或含锡合金;
所述第一电镀层的材质为铜、镍、金、铜合金或镍合金中的一种。
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TWI244184B (en) * 2002-11-12 2005-11-21 Siliconware Precision Industries Co Ltd Semiconductor device with under bump metallurgy and method for fabricating the same
TWI227557B (en) * 2003-07-25 2005-02-01 Advanced Semiconductor Eng Bumping process
CN101271890B (zh) * 2005-02-14 2010-06-02 富士通株式会社 半导体器件及其制造方法与电容器结构及其制造方法
TWI267155B (en) * 2005-08-23 2006-11-21 Advanced Semiconductor Eng Bumping process and structure thereof
KR20120048067A (ko) * 2010-11-05 2012-05-15 엘비세미콘 주식회사 반도체 소자용 금속 범프 형성 방법
CN102496580B (zh) * 2011-12-19 2016-02-03 南通富士通微电子股份有限公司 一种焊料凸点的形成方法
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