CN111985180A - 固态硬盘pcb走线的阻抗匹配装置、方法、设备及介质 - Google Patents

固态硬盘pcb走线的阻抗匹配装置、方法、设备及介质 Download PDF

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CN111985180A CN202010751225.6A CN202010751225A CN111985180A CN 111985180 A CN111985180 A CN 111985180A CN 202010751225 A CN202010751225 A CN 202010751225A CN 111985180 A CN111985180 A CN 111985180A
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Abstract

本申请公开了一种固态硬盘PCB走线的阻抗匹配装置、方法、电子设备及计算机可读存储介质，该装置包括：线宽计算模块，用于根据阻抗值计算连续走线的线宽；第一线宽确定模块，用于确定主干走线的第一阻抗值，作为DDR串的实际阻抗值，调用线宽计算模块依据第一阻抗值确定主干走线的线宽；阻抗匹配模型，用于输出与DDR串中各走线片段的总长度等长的连续走线的阻抗取值范围，阻抗取值范围的下限值大于实际阻抗值；训练模块，用于预先训练生成阻抗匹配模型；第二线宽确定模块，用于接收取值在阻抗取值范围内的第二阻抗值，调用线宽计算模块基于第二阻抗值确定走线片段的线宽。本申请有效实现了阻抗匹配，提高了信号质量，并且高效简便。

Description

固态硬盘PCB走线的阻抗匹配装置、方法、设备及介质
技术领域
本申请涉及PCB布线技术领域，特别涉及一种固态硬盘PCB走线的阻抗匹配装置、方法、电子设备及计算机可读存储介质。
背景技术
在电子存储领域中，SSD(Solid State Drive，固态硬盘)的应用极其广泛。随着DDR(Double Data Rate，双倍速率同步动态随机存储器)传输速率的越来越快和市场对SSD的容量需求越来越高，目前市场中的SSD产品中，其主控芯片CPU通常会被要求挂很多个DDR颗粒来提升其存储性能和读写速度。而DDR颗粒的加入会给电路走线上引入一定的负载电容，引起电路走线的单位电容增加、阻抗降低，进而导致整条走线在挂上DDR颗粒前后的阻抗不匹配，引起信号反射，严重影响DDR信号的完整性，导致DDR速率等性能无法达到预期要求。
鉴于此，提供一种解决上述技术问题的方案，已经是本领域技术人员所亟需关注的。
发明内容
本申请的目的在于提供一种固态硬盘PCB走线的阻抗匹配装置、方法、电子设备及计算机可读存储介质，以便简便高效地解决因加入DDR颗粒导致的走线阻抗不匹配问题，进而提高DDR信号的传输性能。
为解决上述技术问题，第一方面，本申请公开了一种固态硬盘PCB走线的阻抗匹配装置，所述固态硬盘包括通过主干走线连接的主控芯片和DDR串，所述DDR串包括由走线片段串连的多个DDR颗粒；所述阻抗匹配装置包括：
线宽计算模块，用于根据输入的阻抗值和叠层参数计算对应的连续走线的线宽；
第一线宽确定模块，用于确定所述主干走线的第一阻抗值，并作为所述DDR串的实际阻抗值；调用所述线宽计算模块，将基于所述第一阻抗值计算得到的第一线宽作为所述主干走线的线宽；
阻抗匹配模型，用于输出与所述实际阻抗值对应的、与所述DDR串中各走线片段的总长度等长的连续走线的阻抗取值范围；所述阻抗取值范围的下限值大于所述实际阻抗值；
训练模块，用于根据串接DDR颗粒后对连续走线的阻抗降低影响而预先训练生成所述阻抗匹配模型；
第二线宽确定模块，用于接收输入的、取值在所述阻抗取值范围内的第二阻抗值；调用所述线宽计算模块，将基于所述第二阻抗值计算得到的第二线宽作为所述走线片段的线宽。
可选地，所述第一线宽确定模块具体用于：
接收输入的所述主控芯片的型号信息和信号类型信息；查询芯片资料库以获取与所述型号信息和所述信号类型信息对应的所述第一阻抗值。
可选地，还包括：
校准模块，用于根据输入的所述第二阻抗值，生成信号仿真眼图，以便用户根据信号仿真眼图的效果调整所述第二阻抗值。
可选地，所述训练模块具体用于：
根据预设DDR串阻抗计算公式，计算样本DDR串在DDR颗粒降低走线阻抗后的整体阻抗值；根据连续走线阻抗计算公式，计算与所述样本DDR串中各走线片段的总长度等长的连续走线的关联阻抗值；以所述整体阻抗值为输入，以对应的所述关联阻抗值的取值范围为输出，训练生成所述DDR串阻抗匹配模型。
可选地，所述预设DDR串阻抗计算公式具体为：
Figure BDA0002610064240000021
其中，L和C分别为与所述DDR串中各走线片段的总长度等长的连续走线的寄生电感和寄生电容；m为DDR颗粒总数；CL为DDR颗粒的等效电容；X为每个走线片段的长度。
可选地，所述层叠参数包括PCB板的铜箔厚度、板材介电常数和板材厚度。
第二方面，本申请公开了一种固态硬盘PCB走线的阻抗匹配方法，所述固态硬盘包括通过主干走线连接的主控芯片和DDR串，所述DDR串包括由走线片段串联的多个DDR颗粒；所述阻抗匹配方法包括：
确定所述主干走线的第一阻抗值，并作为所述DDR串的实际阻抗值；
将基于所述第一阻抗值和叠层参数计算得到的连续走线的第一线宽作为所述主干走线的线宽；
调用阻抗匹配模型，输出与所述实际阻抗值对应的、与所述DDR串中各走线片段的总长度等长的连续走线的阻抗取值范围；所述阻抗取值范围的下限值大于所述实际阻抗值；
接收输入的、取值在所述阻抗取值范围内的第二阻抗值；
将基于所述第二阻抗值和所述叠层参数计算得到的连续走线的第二线宽作为所述走线片段的线宽；
其中，所述阻抗匹配模型基于串接DDR颗粒后对连续走线的阻抗降低影响而预先训练生成。
可选地，所述确定所述主干走线的第一阻抗值，包括：
接收输入的所述主控芯片的型号信息和信号类型信息；
查询芯片资料库以获取与所述型号信息和所述信号类型信息对应的所述第一阻抗值。
可选地，在所述接收输入的、取值在所述阻抗取值范围内的第二阻抗值之后，还包括：
根据输入的所述第二阻抗值，生成信号仿真眼图，以便用户根据信号仿真眼图的效果调整所述第二阻抗值。
可选地，所述阻抗匹配模型的训练过程包括：
根据预设DDR串阻抗计算公式，计算样本DDR串在DDR颗粒降低走线阻抗后的整体阻抗值；
根据连续走线阻抗计算公式，计算与所述样本DDR串中各走线片段的总长度等长的连续走线的关联阻抗值；
以所述整体阻抗值为输入，以对应的所述关联阻抗值的取值范围为输出，训练生成所述DDR串阻抗匹配模型。
可选地，所述预设DDR串阻抗计算公式具体为：
Figure BDA0002610064240000041
其中，L和C分别为与所述DDR串中各走线片段的总长度等长的连续走线的寄生电感和寄生电容；m为DDR颗粒总数；CL为DDR颗粒的等效电容；X为每个走线片段的长度。
可选地，所述层叠参数包括PCB板的铜箔厚度、板材介电常数和板材厚度。
第三方面，本申请还公开了一种电子设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序以实现如上所述的任一种固态硬盘PCB走线的阻抗匹配方法的步骤。
第四方面，本申请还公开了一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时用以实现如上所述的任一种固态硬盘PCB走线的阻抗匹配方法的步骤。
本申请提供了一种固态硬盘PCB走线的阻抗匹配装置，所述固态硬盘包括通过主干走线连接的主控芯片和DDR串，所述DDR串包括由走线片段串连的多个DDR颗粒；所述阻抗匹配装置包括：线宽计算模块，用于根据输入的阻抗值和叠层参数计算对应的连续走线的线宽；第一线宽确定模块，用于确定所述主干走线的第一阻抗值，并作为所述DDR串的实际阻抗值；调用所述线宽计算模块，将基于所述第一阻抗值计算得到的第一线宽作为所述主干走线的线宽；阻抗匹配模型，用于输出与所述实际阻抗值对应的、与所述DDR串中各走线片段的总长度等长的连续走线的阻抗取值范围；所述阻抗取值范围的下限值大于所述实际阻抗值；训练模块，用于根据串接DDR颗粒后对连续走线的阻抗降低影响而预先训练生成所述阻抗匹配模型；第二线宽确定模块，用于接收输入的、取值在所述阻抗取值范围内的第二阻抗值；调用所述线宽计算模块，将基于所述第二阻抗值计算得到的第二线宽作为所述走线片段的线宽。
本申请所提供的固态硬盘PCB走线的阻抗匹配装置、方法、电子设备及计算机可读存储介质所具有的有益效果是：本申请考虑到串接DDR颗粒后对连续走线的阻抗降低影响，通过合理调整走线片段的线宽，使得各走线片段加上各DDR颗粒后的阻抗值，即DDR串的实际阻抗值，等于主干走线的第一阻抗值，从而有效实现了整个链路的阻抗匹配，保障了DDR信号的完整性和传输速率，提高了信号质量；此外，本申请无需添加电阻、电容等元器件，有效节约了成本和布局空间，高效且简便。
附图说明
为了更清楚地说明现有技术和本申请实施例中的技术方案，下面将对现有技术和本申请实施例描述中需要使用的附图作简要的介绍。当然，下面有关本申请实施例的附图描述的仅仅是本申请中的一部分实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图，所获得的其他附图也属于本申请的保护范围。
图1为本申请实施例公开的一种固态硬盘PCB走线的阻抗匹配装置的结构框图；
图2为本申请实施例公开的一种固态硬盘的电路示意图；
图3为本申请实施例公开的一种固态硬盘PCB走线的阻抗匹配方法的流程图；
图4为本申请实施例公开的一种阻抗匹配模块的训练方法的流程图；
图5为本申请实施例公开的一种电子设备的结构框图。
具体实施方式
本申请的核心在于提供一种固态硬盘PCB走线的阻抗匹配装置、方法、电子设备及计算机可读存储介质，以便简便高效地解决因加入DDR颗粒导致的走线阻抗不匹配问题，进而提高DDR信号的传输性能。
为了对本申请实施例中的技术方案进行更加清楚、完整地描述，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行介绍。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
当前，在电子存储领域中，SSD SSD(Solid State Drive，固态硬盘)的应用极其广泛。随着DDR(Double Data Rate，双倍速率同步动态随机存储器)传输速率的越来越快和市场对SSD的容量需求越来越高，目前市场中的SSD产品中，其主控芯片CPU通常会被要求挂很多个DDR颗粒来提升其存储性能和读写速度。而DDR颗粒的加入会给电路走线上引入一定的负载电容，引起电路走线的单位电容增加、阻抗降低，进而导致整条走线在挂载DDR颗粒前后的阻抗不匹配，引起信号反射，严重影响DDR信号的完整性，导致DDR速率等性能无法达到预期要求。鉴于此，本申请提供了一种固态硬盘PCB走线的阻抗匹配方案，可有效解决上述问题。
参见图1所示，本申请实施例公开了一种固态硬盘PCB走线的阻抗匹配装置。
该固态硬盘包括通过主干走线连接的主控芯片和DDR串，具体可参见图2。其中，DDR串包括由走线片段串连的多个DDR颗粒。具体地，在图2中，A表示主干走线；A1、A2、…、An分别表示n个走线片段；DDR0、DDR1、…、DDRn分别表示n+1个DDR颗粒。
本申请所提供的阻抗匹配装置，如图1所示，主要包括：
线宽计算模块101，用于根据输入的阻抗值和叠层参数计算对应的连续走线的线宽；
第一线宽确定模块102，用于确定主干走线的第一阻抗值，并作为DDR串的实际阻抗值；调用线宽计算模块101，将基于第一阻抗值计算得到的第一线宽作为主干走线的线宽；
阻抗匹配模型103，用于输出与实际阻抗值对应的、与DDR串中各走线片段的总长度等长的连续走线的阻抗取值范围；阻抗取值范围的下限值大于实际阻抗值；
训练模块104，用于根据串接DDR颗粒后对连续走线的阻抗降低影响而预先训练生成阻抗匹配模型103；
第二线宽确定模块105，用于接收输入的、取值在阻抗取值范围内的第二阻抗值；调用线宽计算模块101，将基于第二阻抗值计算得到的第二线宽作为走线片段的线宽。
具体地，本申请所提供的固态硬盘PCB走线的阻抗匹配装置，考虑到了DDR颗粒负载对DDR走线整条链路的阻抗影响，因而采用调节走线片段的线宽使其不同于主干走线线宽的方式，来均衡DDR负载引入对走线阻抗的影响。
需要说明的是，对于PCB板上的一条连续走线，影响其等效阻抗的主要因素有线宽和叠层参数。所谓的连续走线，即不包括其他元件(如DDR颗粒)的、连续布线的PCB走线。因而，当阻抗值、叠层参数已知时，其对应的连续走线的线宽也是可以确定的。本申请中的线宽计算模块101可根据输入的阻抗值和叠层参数来计算出对应的连续走线的线宽。
其中，作为一个具体实施例，叠层参数可具体包括PCB板的铜箔厚度、板材介电常数和板材厚度。
第一线宽确定模块102主要用于确定主干走线的线宽，即第一线宽。具体地，主干走线的第一阻抗值可根据实际应用情况的需要而确定，进而，通过调用线宽计算模块101，即可计算出主干走线的线宽。此外，为了实现阻抗匹配，整个DDR的实际阻抗值应当与主干走线的第一阻抗值相等。
第二线宽确定模块105主要用于确定走线片段的线宽，即第二线宽。需要强调的是，由于DDR颗粒的引入会降低走线的阻抗，因此，相比于等长的连续走线，DDR串中的各走线片段附带上各个DDR颗粒后的总阻抗值，即其实际阻抗值要偏小。而又由于线宽计算模块101仅适合根据阻抗值计算连续走线的线宽，由此，本申请需要先假想把DDR串中的各个走线片端均拼接起来，形成一个不带有DDR颗粒的假想的连续走线，通过给出该假想的连续走线的阻抗值，即第二阻抗值，即可通过调用线宽计算模块101而计算出该假想的连续走线的线宽，亦即走线片段的线宽。而给出第二阻抗值的合理取值范围，正是解决因DDR颗粒引入导致阻抗降低不匹配的关键所在，也正是本申请所解决的技术问题的关键。
本申请中的阻抗匹配模型103正是用于提供出第二阻抗值的阻抗取值范围。如前，第一阻抗值亦即实际阻抗值相比于第二阻抗值要偏小，故而，第二阻抗值的阻抗取值范围的下限值要大于实际阻抗值。本申请中，可预先获取大量的样本数据，这些样本数据可体现和用于分析串接DDR颗粒后对连续走线的阻抗降低影响，进而可基于大量的样本数据训练生成阻抗匹配模型103，以便可依据DDR串的实际阻抗值，给出对应的假想的连续走线的阻抗取值范围。
还需要说明的是，一般各个走线片段的长度均相等。例如，若有n个走线片段，每个走线片段的长度为X，则该DDR串对应的假想的连续走线的长度即为n·X。此外，DDR颗粒的数量、DDR颗粒的等效负载电容、每个走线片段的长度X等参数不同时，所产生的阻抗降低影响的大小不同。因此，阻抗匹配模型103可具体依据这些具体情况进行匹配输出。
用户可以在给出的阻抗取值范围内确定第二阻抗值的大小，进而第二线宽确定模块105可调用线宽计算模块101，计算得到第二线宽，以便作为走线片段的线宽。
本申请所公开的固态硬盘PCB走线的阻抗匹配装置中，固态硬盘包括通过主干走线连接的主控芯片和DDR串，DDR串包括由走线片段串连的多个DDR颗粒；该阻抗匹配装置包括：线宽计算模块101，用于根据输入的阻抗值和叠层参数计算对应的连续走线的线宽；第一线宽确定模块102，用于确定主干走线的第一阻抗值，并作为DDR串的实际阻抗值；调用线宽计算模块101，将基于第一阻抗值计算得到的第一线宽作为主干走线的线宽；阻抗匹配模型103，用于输出与实际阻抗值对应的、与DDR串中各走线片段的总长度等长的连续走线的阻抗取值范围；阻抗取值范围的下限值大于实际阻抗值；训练模块104，用于根据串接DDR颗粒后对连续走线的阻抗降低影响而预先训练生成阻抗匹配模型103；第二线宽确定模块105，用于接收输入的、取值在阻抗取值范围内的第二阻抗值；调用线宽计算模块101，将基于第二阻抗值计算得到的第二线宽作为走线片段的线宽。
可见，本申请所提供的固态硬盘PCB走线的阻抗匹配装置，考虑到串接DDR颗粒后对连续走线的阻抗降低影响，通过合理调整走线片段的线宽，使得各走线片段加上各DDR颗粒后的阻抗值，即DDR串的实际阻抗值，等于主干走线的第一阻抗值，从而有效实现了整个链路的阻抗匹配，保障了DDR信号的完整性和传输速率，提高了信号质量；此外，本申请无需添加电阻、电容等元器件，有效节约了成本和布局空间，高效且简便。
作为一种具体实施例，本申请实施例所公开的固态硬盘PCB走线的阻抗匹配装置在上述内容的基础上，第一线宽确定模块102具体用于：
接收输入的主控芯片的型号信息和信号类型信息；查询芯片资料库以获取与型号信息和信号类型信息对应的第一阻抗值。
具体地，第一线宽确定模块102可内置有芯片资料库，以便通过根据实际应用情况查询芯片资料库来确定主干走线的第一阻抗值。不同芯片、不同的信号类型对阻抗要求不同，相关数据存储在芯片资料库中，并可由具有相关权限的研发人员进行更新维护，防止其他人员误删或修改。
其中，信号类型可具体分为数据信号、控制信号、时钟信号。
作为一种具体实施例，本申请实施例所公开的固态硬盘PCB走线的阻抗匹配装置在上述内容的基础上，还包括：校准模块，用于根据输入的第二阻抗值，生成信号仿真眼图，以便用户根据信号仿真眼图的效果调整第二阻抗值。
具体地，由于信号阻抗匹配是很难精确计算、可能需要不断调试的过程，因此，本实施例中，还设置有校准模块，以便用户多次调试更改第二阻抗值的取值，以便提高阻抗匹配精确度。具体地，校准模块还用于提供对应的信号仿真眼图，以便通过信号质量来衡量阻抗匹配的效果。
作为一种具体实施例，本申请实施例所公开的固态硬盘PCB走线的阻抗匹配装置在上述内容的基础上，训练模块104具体用于：
根据预设DDR串阻抗计算公式，计算样本DDR串在DDR颗粒降低走线阻抗后的整体阻抗值；根据连续走线阻抗计算公式，计算与样本DDR串中各走线片段的总长度等长的连续走线的关联阻抗值；以整体阻抗值为输入，以对应的关联阻抗值的取值范围为输出，训练生成DDR串阻抗匹配模型103。
进一步地，预设DDR串阻抗计算公式具体为：
Figure BDA0002610064240000091
其中，L和C分别为与DDR串中各走线片段的总长度等长的连续走线的寄生电感和寄生电容；m为DDR颗粒总数；CL为DDR颗粒的等效电容；X为每个走线片段的长度。
需要说明的是，一般地，走线片段的个数n与DDR颗粒总数m之间的关系为：m＝n+1。
至于连续走线阻抗计算公式，可采用本技术领域内的常规公式，本申请不作限定。
参见图3所示，本申请实施例还公开了一种固态硬盘PCB走线的阻抗匹配方法。
该固态硬盘包括通过主干走线连接的主控芯片和DDR串，该DDR串包括由走线片段串联的多个DDR颗粒。本申请提供的该阻抗匹配方法包括：
S201：确定主干走线的第一阻抗值，并作为DDR串的实际阻抗值。
S202：将基于第一阻抗值和叠层参数计算得到的连续走线的第一线宽作为主干走线的线宽。
S203：调用阻抗匹配模型，输出与实际阻抗值对应的、与DDR串中各走线片段的总长度等长的连续走线的阻抗取值范围；阻抗取值范围的下限值大于实际阻抗值。
其中，阻抗匹配模型基于串接DDR颗粒后对连续走线的阻抗降低影响而预先训练生成。
S204：接收输入的、取值在阻抗取值范围内的第二阻抗值。
S205：将基于第二阻抗值和叠层参数计算得到的连续走线的第二线宽作为走线片段的线宽。
可见，本申请所提供的固态硬盘PCB走线的阻抗匹配方法，考虑到串接DDR颗粒后对连续走线的阻抗降低影响，通过合理调整走线片段的线宽，使得各走线片段加上各DDR颗粒后的阻抗值，即DDR串的实际阻抗值，等于主干走线的第一阻抗值，从而有效实现了整个链路的阻抗匹配，保障了DDR信号的完整性和传输速率，提高了信号质量；此外，本申请无需添加电阻、电容等元器件，有效节约了成本和布局空间，高效且简便。
作为一种具体实施例，本申请实施例所提供的固态硬盘PCB走线的阻抗匹配方法在上述内容的基础上，确定主干走线的第一阻抗值，包括：
接收输入的主控芯片的型号信息和信号类型信息；
查询芯片资料库以获取与型号信息和信号类型信息对应的第一阻抗值。
作为一种具体实施例，本申请实施例所提供的固态硬盘PCB走线的阻抗匹配方法在上述内容的基础上，在接收输入的、取值在阻抗取值范围内的第二阻抗值之后，还包括：
根据输入的第二阻抗值，生成信号仿真眼图，以便用户根据信号仿真眼图的效果调整第二阻抗值。
作为一种具体实施例，本申请实施例所提供的固态硬盘PCB走线的阻抗匹配方法在上述内容的基础上，阻抗匹配模型的训练过程可具体参见图4，主要包括以下步骤：
S301：根据预设DDR串阻抗计算公式，计算样本DDR串在DDR颗粒降低走线阻抗后的整体阻抗值。
S302：根据连续走线阻抗计算公式，计算与样本DDR串中各走线片段的总长度等长的连续走线的关联阻抗值。
S303：以整体阻抗值为输入，以对应的关联阻抗值的取值范围为输出，训练生成DDR串阻抗匹配模型。
其中，进一步地，预设DDR串阻抗计算公式具体为：
Figure BDA0002610064240000111
其中，L和C分别为与DDR串中各走线片段的总长度等长的连续走线的寄生电感和寄生电容；m为DDR颗粒总数；CL为DDR颗粒的等效电容；X为每个走线片段的长度。
作为一种具体实施例，本申请实施例所提供的固态硬盘PCB走线的阻抗匹配方法在上述内容的基础上，层叠参数包括PCB板的铜箔厚度、板材介电常数和板材厚度。
关于上述固态硬盘PCB走线的阻抗匹配方法的具体内容，可参考前述关于固态硬盘PCB走线的阻抗匹配装置的详细介绍，这里就不再赘述。
参见图5所示，本申请实施例公开了一种电子设备，包括：
存储器401，用于存储计算机程序；
处理器402，用于执行所述计算机程序以实现如上所述的任一种固态硬盘PCB走线的阻抗匹配方法的步骤。
进一步地，本申请实施例还公开了一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时用以实现如上所述的任一种固态硬盘PCB走线的阻抗匹配方法的步骤。
关于上述电子设备和计算机可读存储介质的具体内容，可参考前述关于固态硬盘PCB走线的阻抗匹配装置的详细介绍，这里就不再赘述。
本申请中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的设备而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需说明的是，在本申请文件中，诸如“第一”和“第二”之类的关系术语，仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。此外，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请的保护范围内。

Claims (10)

1.一种固态硬盘PCB走线的阻抗匹配装置，其特征在于，所述固态硬盘包括通过主干走线连接的主控芯片和DDR串，所述DDR串包括由走线片段串连的多个DDR颗粒；所述阻抗匹配装置包括：
线宽计算模块，用于根据输入的阻抗值和叠层参数计算对应的连续走线的线宽；
第一线宽确定模块，用于确定所述主干走线的第一阻抗值，并作为所述DDR串的实际阻抗值；调用所述线宽计算模块，将基于所述第一阻抗值计算得到的第一线宽作为所述主干走线的线宽；
阻抗匹配模型，用于输出与所述实际阻抗值对应的、与所述DDR串中各走线片段的总长度等长的连续走线的阻抗取值范围；所述阻抗取值范围的下限值大于所述实际阻抗值；
训练模块，用于根据串接DDR颗粒后对连续走线的阻抗降低影响而预先训练生成所述阻抗匹配模型；
第二线宽确定模块，用于接收输入的、取值在所述阻抗取值范围内的第二阻抗值；调用所述线宽计算模块，将基于所述第二阻抗值计算得到的第二线宽作为所述走线片段的线宽。
2.根据权利要求1所述的阻抗匹配装置，其特征在于，所述第一线宽确定模块具体用于：
接收输入的所述主控芯片的型号信息和信号类型信息；查询芯片资料库以获取与所述型号信息和所述信号类型信息对应的所述第一阻抗值。
3.根据权利要求1所述的阻抗匹配装置，其特征在于，还包括：
校准模块，用于根据输入的所述第二阻抗值，生成信号仿真眼图，以便用户根据信号仿真眼图的效果调整所述第二阻抗值。
4.根据权利要求1所述的阻抗匹配装置，其特征在于，所述训练模块具体用于：
根据预设DDR串阻抗计算公式，计算样本DDR串在DDR颗粒降低走线阻抗后的整体阻抗值；根据连续走线阻抗计算公式，计算与所述样本DDR串中各走线片段的总长度等长的连续走线的关联阻抗值；以所述整体阻抗值为输入，以对应的所述关联阻抗值的取值范围为输出，训练生成所述DDR串阻抗匹配模型。
5.根据权利要求4所述的阻抗匹配装置，其特征在于，所述预设DDR串阻抗计算公式具体为：
Figure FDA0002610064230000021
其中，L和C分别为与所述DDR串中各走线片段的总长度等长的连续走线的寄生电感和寄生电容；m为DDR颗粒总数；CL为DDR颗粒的等效电容；X为每个走线片段的长度。
6.根据权利要求1至5任一项所述的阻抗匹配装置，其特征在于，所述层叠参数包括PCB板的铜箔厚度、板材介电常数和板材厚度。
7.一种固态硬盘PCB走线的阻抗匹配方法，其特征在于，所述固态硬盘包括通过主干走线连接的主控芯片和DDR串，所述DDR串包括由走线片段串联的多个DDR颗粒；所述阻抗匹配方法包括：
确定所述主干走线的第一阻抗值，并作为所述DDR串的实际阻抗值；
将基于所述第一阻抗值和叠层参数计算得到的连续走线的第一线宽作为所述主干走线的线宽；
调用阻抗匹配模型，输出与所述实际阻抗值对应的、与所述DDR串中各走线片段的总长度等长的连续走线的阻抗取值范围；所述阻抗取值范围的下限值大于所述实际阻抗值；
接收输入的、取值在所述阻抗取值范围内的第二阻抗值；
将基于所述第二阻抗值和所述叠层参数计算得到的连续走线的第二线宽作为所述走线片段的线宽；
其中，所述阻抗匹配模型基于串接DDR颗粒后对连续走线的阻抗降低影响而预先训练生成。
8.根据权利要求7所述的阻抗匹配方法，其特征在于，所述阻抗匹配模型的训练过程包括：
根据预设DDR串阻抗计算公式，计算样本DDR串在DDR颗粒降低走线阻抗后的整体阻抗值；
根据连续走线阻抗计算公式，计算与所述样本DDR串中各走线片段的总长度等长的连续走线的关联阻抗值；
以所述整体阻抗值为输入，以对应的所述关联阻抗值的取值范围为输出，训练生成所述DDR串阻抗匹配模型。
9.一种电子设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序以实现如权利要求7或者8所述的固态硬盘PCB走线的阻抗匹配方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时用以实现如权利要求7或者8所述的固态硬盘PCB走线的阻抗匹配方法的步骤。
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