CN111968963B - 半导体装置封装及其制造方法 - Google Patents

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Abstract

本发明之至少一些实施例系关于一种半导体装置封装。该半导体装置封装包括一基板、一第一半导体装置、设置于该第一半导体装置上之一第一中介层、一第二半导体装置及一金属导线。该第一半导体装置安置于该基板上并电连接至该基板。第二半导体装置设置于该第一中介层上且电连接至该第一中介层。该金属导线电连接该第一半导体装置及该第二半导体装置。

Description

半导体装置封装及其制造方法
技术领域
本发明系关于一种半导体装置封装。
背景技术
目前NAND快闪堆栈技术包括3D堆栈及2.5D堆栈。关于3D堆栈，一内存晶粒系设置于基板上。关于2.5D堆栈，复数个内存晶粒系分散地设置于基板上。然而，制造3D堆栈的成本是过高的。2.5D堆栈的内存则占据较大的基板面积，且2.5D 堆栈的制造良率是相对低的。
发明内容
在一些实施例中，根据一个态样，一半导体装置封装包括一基板、一第一半导体装置、设置于该第一半导体装置上之一第一中介层、一第二半导体装置及一金属导线。该第一半导体装置安置于该基板上并电连接至该基板。第二半导体装置设置于该第一中介层上且电连接至该第一中介层。该金属导线电连接该第一半导体装置及该第二半导体装置。
在一些实施例中，根据另一态样，揭示一种用于制造一半导体装置封装的方法。该方法包括：提供一基板及一第一半导体装置；提供一第一中介层及一第二半导体装置，该第二半导体装置系设置于该第一中介层上；将该第一中介层安置于该第一半导体装置上；及提供一金属导线以电连接该第一半导体装置及该第二半导体装置。
附图说明
图1A说明根据本发明之一些实施例之半导体装置封装的截面图。
图1B说明根据本发明之一些实施例之半导体装置封装的截面图。
图1C说明根据本发明之一些实施例之半导体装置封装的截面图。
图1D说明根据本发明之一些实施例之半导体装置封装的截面图。
图2说明根据本发明之一些实施例之半导体装置封装的截面图。
图3A说明根据本发明之一些实施例之半导体装置封装的截面图。
图3B说明根据本发明之一些实施例之半导体装置封装的截面图。
图4说明根据本发明之一些实施例之半导体装置封装的截面图。
图5A说明根据本发明之一些实施例的制造半导体装置封装之方法。
图5B说明根据本发明之一些实施例的制造半导体装置封装之方法。
图5C说明根据本发明之一些实施例的制造半导体装置封装之方法。
图5D说明根据本发明之一些实施例的制造半导体装置封装之方法。
图5E说明根据本发明之一些实施例的制造半导体装置封装之方法。
图5F说明根据本发明之一些实施例的制造半导体装置封装之方法。
图5G说明根据本发明之一些实施例的制造半导体装置封装之方法。
图6A说明根据本发明之一些实施例的制造半导体装置封装之方法。
图6B说明根据本发明之一些实施例的制造半导体装置封装之方法。
图6C说明根据本发明之一些实施例的制造半导体装置封装之方法。
图6D说明根据本发明之一些实施例的制造半导体装置封装之方法。
图6E说明根据本发明之一些实施例的制造半导体装置封装之方法。
图6F说明根据本发明之一些实施例的制造半导体装置封装之方法。
图7A说明根据本发明之一些实施例的制造半导体装置封装之方法。
图7B说明根据本发明之一些实施例的制造半导体装置封装之方法。
图7C说明根据本发明之一些实施例的制造半导体装置封装之方法。
图7D说明根据本发明之一些实施例的制造半导体装置封装之方法。
图7E说明根据本发明之一些实施例的制造半导体装置封装之方法。
图7F说明根据本发明之一些实施例的制造半导体装置封装之方法。
具体实施方式
贯穿图式及实施方式使用共同参考编号以指示相同或相似组件。自结合附图的以下详细描述将更容易理解本发明之实施例。
对于如相关联图中所展示之组件之定向，关于某一组件或某一组组件，或一组件或一组组件之某一平面而指定空间描述，诸如「在…之上」、「在…之下」、「上」、「左」、「右」、「下」、「顶部」、「底部」、「垂直」、「水平」、「侧」、「较高」、「下部」、「上部」、「在…上方」、「在…下方」等等。应理解，本文中所使用之空间描述仅出于说明之目的，且本文中所描述之结构之实际实施可以任何定向或方式在空间上配置，其限制条件为本发明之实施例之优点不因此配置而有偏差。
图1A为根据本发明之一些实施例之半导体装置封装1的截面图。半导体装置封装1包括基板10、半导体装置11、半导体装置12、中介层13、半导体装置14 及金属导线15。
基板10包括导电通孔101。基板10可于其上表面或下表面上形成导电端子。基板100可以是或包括，例如印刷电路板(PCB)、例如纸基铜箔层压板、复合铜箔层压板、聚合物浸渍玻璃纤维层压板、基于铜箔的层压板、或其一或多种的组合。基板 100可包括互连结构(例如，包括一或多个导电层)、例如重分布层(redistribution layer, RDL)或接地组件。在一些实施例中，接地组件是从基板100的侧表面暴露的通孔。在一些实施例中，接地组件是从基板100的侧表面暴露的金属层。在一些实施例中，接地组件是从基板100的侧表面暴露的金属迹线。基板10可额外连接于另一印刷电路板或另一封装基板。
在一些实施例中，基板10可以是一中介层，导电通孔101可以是硅穿孔 (TSV)(例如硅穿孔(TSV)中介层)，该中介层可用以提供电互连。
半导体装置11设置于基板10上并电连接至基板10。半导体装置11具有导电端子112。导电端子112可电连接于基板10之导电通孔101。半导体装置11可为特殊应用集成电路(ASIC)、控制器、处理器或其他电子组件或半导体装置。
半导体装置12设置于半导体装置11上并电连接至半导体装置11。半导体装置12具有导电通孔121及导电端子122。半导体装置12可为内存装置或堆栈内存。导电通孔121可贯穿半导体装置12。导电端子122可形成于半导体装置12之上表面或下表面。
半导体装置12设置于接近于基板10与半导体装置11。半导体装置12可与基板10进行快速信号传输。接近于基板10与半导体装置11之半导体装置12系专用于半导体装置封装1之主要应用，例如高速或主要运算。
中介层13设置于半导体装置12上并电连接至半导体装置12。半导体装置 14设置于中介层13上并电连接至中介层13。半导体装置14具有导电通孔141及导电端子142。半导体装置14可为内存装置或堆栈内存。导电通孔141可贯穿半导体装置 14。导电端子142可形成于半导体装置14之上表面或下表面。金属导线15电连接基板 10与中介层13。如图1A所示，此种中介层13与半导体装置14之配置可重复堆栈，其中金属导线15电连接中介层13及基板10。
相较于半导体装置12，半导体装置14设置于远离基板10与半导体装置11。由于RC延迟效应，半导体装置14与基板10之信号传输非属高速信号传输。半导体装置14系专用于半导体装置封装1之附设应用，例如图式、音效、色彩或链接框架等。半导体装置14之尺寸可小于或等于半导体装置12。
半导体装置12及半导体装置14之主动面均为面向下(face down)。由于半导体装置12及半导体装置14为覆晶类型(flip-chip)而非导线接合类型(wire-bonding)，半导体装置封装1之整体高度可有效降低。
中介层13可经由金属导线15而电连接半导体装置12及基板10。中介层 13用于半导体装置或芯片间之信号交换及传输。中介层13具有扇出结构及功能。在一些实施例中，中介层13可设计为不具有导电通孔，以节省成本。在一些实施例中，中介层13可具有导电通孔。中介层13可具有一硅层或一介电层。中介层13之尺寸取决于导线接合之面积。导线接合之面积(或导线数目)可根据需求而进行调整。中介层13 之尺寸小于基板10之尺寸。
根据此实施例，经由内存之主要应用与附设应用之不同配置，半导体装置封装1可减低连续内存堆栈之成本，同时减少基板之占用面积。
图1B为根据本发明之一些实施例之半导体装置封装1'的截面图。图1B之结构类似于图1A之结构，除了金属导线15'系电连接中介层13及中介层13'以外。中介层13'之尺寸小于中介层13之尺寸。
图1C为根据本发明之一些实施例之半导体装置封装1”的截面图。半导体装置封装1”包括基板10、半导体装置11、半导体装置12及12'、中介层13、半导体装置14及14'、金属导线15及间隔件17。基板10、半导体装置11、中介层13及金属导线15之结构及配置类似于图1A。
半导体装置12'之结构类似于半导体装置12。半导体装置12及12'系并列设置于半导体装置11上。半导体装置12及12'系由间隔件17分隔开。半导体装置12 及12'可进行电通信。半导体装置12及12'系专用于半导体装置封装1”之主要应用，例如高速或主要运算。
半导体装置14'之结构类似于半导体装置14。半导体装置14及14'系并列设置于中介层13上。半导体装置14及14'系彼此分隔开。半导体装置14及14'可进行电通信。半导体装置14及14'系专用于半导体装置封装1”之附设应用，例如图式、音效、色彩或链接框架等。
在此实施例中，半导体装置封装1”可包括两组并列设置之内存装置。
图1D为根据本发明之一些实施例之半导体装置封装1”'的截面图。图1D 之结构类似于图1C之结构，除了中介层13”与中介层13分隔开且并列设置以外。半导体装置14系设置于中介层13上。半导体装置14'系设置于中介层13”上。
图2为根据本发明之一些实施例之半导体装置封装2的截面图。半导体装置封装2包括基板10、半导体装置11、半导体装置12、中介层13、半导体装置22、金属导线15及金属导线25。基板10、半导体装置11、中介层13及金属导线15之结构及配置类似于图1A。金属导线25之结构及配置类似于金属导线15。
半导体装置22包括复数个半导体装置221。每一半导体装置221经由每一金属导线25电连接至中介层13。半导体装置12为堆栈式半导体装置。半导体装置22 之类型系不同于半导体装置12。
图3A为根据本发明之一些实施例之半导体装置封装3的截面图。半导体装置封装3包括基板10、半导体装置11、半导体装置12、互连组件33及半导体装置 14。基板10、半导体装置11、半导体装置12及半导体装置14之结构及配置类似于图 1A。
互连组件33包括导电通孔331及层332。导电通孔331设置于层332中。导电通孔331贯穿层332。互连组件33设置于半导体装置12上。半导体装置14设置于互连组件33上。半导体装置12经由互连组件33而电连接至半导体装置14。半导体装置14可经由互连组件33而与基板10进行信号传输。
在一些实施例中，互连组件33为中介层，该中介层与半导体装置14以混合接合(hybrid bond)方式电连通。该中介层的导电通孔331包含铜(Cu)。层332为硅层或介电层。导电通孔331可为硅穿孔(TSV)。半导体装置14的铜表面与中介层的铜表面对接，半导体装置14的介电材料表面与中介层的介电材料表面对接。
在一些实施例中，互连组件33，或该中介层，的下表面与半导体装置12 的被动面以干膜(dry film)或晶粒黏附膜(die attch film)黏合；互连组件33，或该中介层，的上表面与半导体装置14的主动面以混合接合(hybrid bond)方式电连通。
在一些实施例中，互连组件33，或该中介层，的下表面与半导体装置12 的主动面以混合接合(hybrid bond)方式电连通；互连组件33，或该中介层，的上表面与半导体装置14的主动面以混合接合(hybrid bond)方式电连通。
图3B为根据本发明之一些实施例之半导体装置封装3'的截面图。半导体装置封装3'包括基板10、半导体装置11、半导体装置12、互连组件43、金属导线15 及半导体装置14。基板10、半导体装置11、半导体装置12、半导体装置14及金属导线15之结构及配置类似于图1A。
互连组件43包括导电通孔431及层432。导电通孔431设置于层432中。导电通孔431贯穿层432。互连组件43设置于半导体装置12上。半导体装置14设置于互连组件43上。半导体装置12经由互连组件43而电连接至半导体装置14。半导体装置14可经由互连组件43或金属导线15而与基板10进行信号传输。
在一些实施例中，互连组件43为中介层。导电通孔431包含铜(Cu)。层 432为硅层或介电层。导电通孔431可为硅穿孔(TSV)。导电通孔431系用于信号传输。中介层43还包括导电端子(未绘示于图中)。在一些实施例中，中介层43的导电端子形成于互连组件43之上表面被半导体装置14覆盖之处，并与半导体装置14主动面的导电端子，例如锡柱，电连接。中介层43之导电端子系透过导电通孔431，例如硅穿孔 (TSV)，与半导体装置12以及基板10电连接，以作为功率路径或接地路径。
在一些实施例中，中介层43的导电端子设置于中介层43之周边未被半导体装置14覆盖之处，并藉由金属导线15与半导体装置12以及基板10电连接。该等导电端子及金属导线15路径可作为散热路径。
根据上述配置，藉由中介层43不同导电端子与导电通孔431或金属导线 15的组合，中介层43可达到分流功率路径/接地路径与散热路径之功效。
图4为根据本发明之一些实施例之半导体装置封装4的截面图。图4之结构类似于图1A之结构，除了半导体装置44为导线接合类型以外。半导体装置44系经由金属导线45电连接至基板10。半导体装置44与半导体装置14为背对背结构。
图5A至图5G说明根据本发明之一些实施例之制造半导体装置封装1或半导体装置封装1'的方法之一些实施例。该方法亦可类似地实施以用于制造图1C、1D、 3A或3B之半导体装置封装。
参看图5A，用于制造半导体装置封装1或1'之方法包括提供基板10、半导体装置11及半导体装置12。基板10包括导电通孔101。基板10可于其上表面或下表面上形成导电端子。基板10可额外连接于另一印刷电路板或另一封装基板。基板10 可以是用以提供电互连之中介层，导电通孔101可以是硅穿孔(TSV)。
半导体装置11设置于基板10上并电连接至基板10。半导体装置12设置于半导体装置11上并电连接至半导体装置11。半导体装置11具有导电端子112。导电端子112可电连接于基板10之导电通孔101。半导体装置11可为特殊应用集成电路 (ASIC)、控制器、处理器或其他电子组件或半导体装置。
半导体装置12具有导电通孔121及导电端子122。半导体装置12可为内存装置或堆栈内存。导电通孔121可贯穿半导体装置12。导电端子122可形成于半导体装置12之上表面或下表面。半导体装置12可与基板10进行快速信号传输。接近于基板10与半导体装置11之半导体装置12系专用于半导体装置封装1之主要应用，例如高速或主要运算。
参看图5B，其提供中介层13及半导体装置14，且半导体装置14系设置于中介层13上。中介层13具有扇出结构及功能。在一些实施例中，中介层13可具有导电通孔，用以电连接半导体装置14与其他装置。在一些实施例中，中介层13可设计为不具有导电通孔，以节省成本。中介层13之尺寸可基于基板10之尺寸而预先做调整。在一些实施例中，中介层13之投影面积可大于或等于半导体装置14之投影面积。在一些实施例中，中介层13之投影面积大于半导体装置14之投影面积的部分可供金属导线接合(wire bonding)半导体装置14与其他半导体装置或基板。在一些实施例中，中介层 13可替换为互连组件33或中介层43。
半导体装置14具有导电通孔141及导电端子142。半导体装置14可为内存装置或堆栈内存。导电通孔141可贯穿半导体装置14。导电端子142可形成于半导体装置14之上表面或下表面。
参看图5C，将图5B所示之中介层13及半导体装置14安置于半导体装置 12上。
参看图5D，金属导线15电连接中介层13及基板10以形成导线接合。中介层13用于半导体装置或芯片间之信号交换及传输。中介层13之尺寸取决于导线接合之面积。导线接合之面积(或导线数目)可根据需求而进行调整。中介层13之尺寸小于基板10之尺寸。
参看图5E，其额外提供另一中介层13及另一半导体装置14于原先半导体装置14上，以增加内存整体容量。
参看图5F，金属导线15电连接该另一中介层13及基板10以形成导线接合，从而形成半导体装置封装1。
参看图5G，接续图5E，金属导线15'电连接中介层13及该另一中介层13 以形成导线接合，从而形成半导体装置封装1'。图5G同时绘示不同投影面积之中介层 13与中介层13’。
图6A至图6F说明根据本发明之一些实施例之制造半导体装置封装4的方法之一些实施例。
参看图6A，用于制造半导体装置封装4之方法包括提供基板10、半导体装置11及半导体装置12。基板10、半导体装置11及半导体装置12之配置系类似于图5A。
参看图6B，其提供中介层13及半导体装置14，且半导体装置14系设置于中介层13上。中介层13及半导体装置14之配置系类似于图5B。在一些实施例中，中介层13可替换为互连组件33或中介层43。
参看图6C，将中介层13及半导体装置14安置于半导体装置12上。
参看图6D，金属导线15电连接中介层13及基板10以形成导线接合。中介层13用于半导体装置或芯片间之信号交换及传输。中介层13之尺寸取决于导线接合之面积。导线接合之面积(或导线数目)可根据需求而进行调整。中介层13之尺寸小于基板10之尺寸。
参看图6E，其提供半导体装置44于半导体装置14上，以增加内存整体容量。半导体装置44系背对背设置于半导体装置14上。半导体装置44之主动面系面向上。
参看图6F，金属导线45电连接半导体装置44及基板10以形成导线接合。
图7A至图7F说明根据本发明之一些实施例之制造半导体装置封装2的方法之一些实施例。
参看图7A，用于制造半导体装置封装4之方法包括提供基板10、半导体装置11及半导体装置12。基板10、半导体装置11及半导体装置12之配置系类似于图 5A。
参看图7B，其提供中介层13及半导体装置221。中介层13具有扇出结构及功能。在一些实施例中，中介层13可具有通孔。在一些实施例中，中介层13可设计为不具有导电通孔，以节省成本。中介层13之尺寸可基于基板10之尺寸而预先做调整。半导体装置221之主动面系面向上。半导体装置221系一内存装置。在一些实施例中，中介层13可替换为互连组件33或中介层43。
参看图7C，金属导线25电连接半导体装置221及中介层13以形成导线接合。接着，第二个半导体装置221设置于第一个半导体装置221上。类似地，金属导线25电连接第二个半导体装置221及中介层13以形成导线接合。
参看图7D，第三个半导体装置221设置于第二个半导体装置221上。金属导线25电连接第三个半导体装置221及中介层13以形成导线接合。
参看图7E，第三个半导体装置221及第四个半导体装置221系类似地设置并经由金属导线25电连接中介层13以形成导线接合。该等半导体装置221完成导线接合后形成半导体堆栈22。
参看图7F，将中介层13及半导体堆栈22安置于半导体装置12上。金属导线15电连接该中介层13及基板10以形成导线接合，从而形成半导体装置封装2。
除非上下文另外明确规定，否则如本文所用，单数术语「一(a/an)」及「该」可包括复数个指示物。在对一些实施例之描述中，提供「在」另一组件「上」之组件可涵盖前一组件直接在后一组件上(例如，与后一组件实体接触)的状况以及一或多个介入组件位于前一组件与后一组件之间的状况。
尽管本发明已参看其特定实施例进行描述及说明，但此等描述及说明并不为限制性的。熟习此项技术者应理解，在不脱离如由所附申请专利范围界定的本发明之真实精神及范畴的情况下，可作出各种改变且可取代等效物。说明可不必按比例绘制。归因于制造程序及容限，本发明中之艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明之其他实施例。应将本说明书及图式视为说明性而非限制性的。可做出修改，以使特定情形、材料、物质组成、方法或程序适应于本发明之目标、精神及范畴。所有此类修改意欲在此处附加之申请专利范围之范畴内。虽然已参考按特定次序执行之特定操作描述本文中所揭示的方法，但应理解，在不脱离本发明之教示的情况下，可组合、再细分，或重新定序此等操作以形成等效方法。因此，除非本文中特定指示，否则操作之次序及分组并非限制。

Claims (12)

1.一种半导体装置封装，其包含：
基板；
第一半导体装置，其安置于该基板上并电连接至该基板；
第一中介层，其设置于该第一半导体装置上；
第二半导体装置，其设置于该第一中介层上且电连接至该第一中介层；及
金属导线，其电连接该第一半导体装置及该第二半导体装置，
其中该第一半导体装置及该第二半导体装置用于该半导体装置封装的堆栈内存，该第一半导体装置及该第二半导体装置通过该第一中介层依据传输速度分拆堆栈。
2.根据权利要求1所述的半导体装置封装，其中该第一中介层夹在该第一半导体装置及该第二半导体装置之间并直接接触该第一半导体装置及该第二半导体装置。
3.根据权利要求1所述的半导体装置封装，其进一步包含设置于该基板与该第一半导体装置之间的第三半导体装置，该第三半导体装置电连接该基板及该第一半导体装置，其中该第三半导体装置是特殊应用集成电路，用于与该基板进行快速信号传输,其中该第二半导体装置通过该第一中介层与该金属导线与该基板进行非属高速信号传输。
4.根据权利要求1所述的半导体装置封装，更包含第三半导体装置设置在该第二半导体装置上方，且为背对背堆栈内存结构，其中该第三半导体装置经由该金属导线电连接至该基板。
5.根据权利要求3所述的半导体装置封装，其中该第一半导体装置与该第三半导体装置之间的电连接路径较短于该第二半导体装置与该第三半导体装置之间的电连接路径，使该第一半导体装置系用于该半导体装置封装的主要运算，而该第二半导体装置是用于该半导体装置封装的图式、音效、色彩或链接框架的附设应用。
6.根据权利要求1所述的半导体装置封装，其包含:
第二中介层设置于该第二半导体装置上方，该第二中介层的宽度小于该第一中介层；以及
第四半导体装置设置于该第二中介层上方，其中该第四半导体装置通过该第二中介层、该第一中介层以及该基板而电连接该第二半导体装置。
7.根据权利要求1所述的半导体装置封装，其进一步包含:
设置于该第一半导体装置上的第二中介层，其中该第一中介层与该第二中介层系并列设置；及
设置于该第二中介层上且电连接至该第二中介层的一第三半导体装置，该第三半导体装置与该第二半导体装置可进行电通信。
8.根据权利要求6所述的半导体装置封装，其中该第二中介层包含若干导电端子，该第二中介层的该若干导电端子及该金属导线是作为散热路径。
9.一种用于制造一半导体装置封装的方法，其包含：
提供基板及第一半导体装置，其中该第一半导体装置包含特殊应用集成电路(ASIC)及设置于该特殊应用集成电路(ASIC)上方的第一堆栈内存装置；
提供第一中介层及第二堆栈内存装置，该第二堆栈内存装置系设置于该第一中介层上；
将该第一中介层安置于该第一半导体装置上，使得该第一堆栈内存装置及该第二堆栈内存装置通过该第一中介层依据传输速度分拆堆栈；
提供第一金属导线以连接该第一半导体装置及该第一中介层；及
使该第二堆栈内存装置通过该第一中介层与该第一金属导线电连接该特殊应用集成电路(ASIC)。
10.根据权利要求9所述的方法，其进一步包含：
将第三堆栈内存装置安置于该二堆栈内存装置上；及
提供第二金属导线以连接该基板及该第三堆栈内存装置。
11.根据权利要求9所述的方法，其进一步包含：
提供第二中介层及第三堆栈内存装置，该第三堆栈内存装置设置于该第二中介层上；
将该第二中介层安置于该二堆栈内存装置上；及
提供第三金属导线以连接该第一中介层及该第二中介层。
12.根据权利要求9所述的方法，其中该第一中介层的上表面与该第二堆栈内存装置的主动面以混合接合(hybrid bond)方式电连通。
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