CN111937137A - 半导体装置 - Google Patents

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CN111937137A CN201880092138.5A CN201880092138A CN111937137A CN 111937137 A CN111937137 A CN 111937137A CN 201880092138 A CN201880092138 A CN 201880092138A CN 111937137 A CN111937137 A CN 111937137A
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Abstract

半导体装置具有：器件基板(1)，其形成有包含对高频进行放大的晶体管的半导体电路；盖基板(2)；以及导电体的封装框(30)，其在器件基板(1)与盖基板(2)之间，形成将形成有半导体电路的区域包围的空间而进行气密封装，该半导体装置构成为，封装框(30)作为高频电路的部件而进行动作。

Description

半导体装置
技术领域
本申请涉及进行高频动作的中空构造的半导体装置。
背景技术
通常，半导体芯片有时由于大气中的水分而产生电极的腐蚀等导致动作不良，因此有时以具有中空气密构造的方式而进行封装件化。另外，就进行高频动作的半导体芯片而言，为了防止由外部电磁波的影响导致的动作的不稳定化以及来自半导体自身的不必要辐射的问题，要求封装件具有电磁屏蔽功能。就这样的芯片的封装件材料而言，通常在CuW等基材形成金属盖，但价格高，成为成本上升的要因。与此相对，近年来，盛行进行以下方法的开发，即，将半导体芯片以芯片尺度进行封装件化(CSP(Chip Scale Package)构造化)而削减封装件化的成本。
就以往的具有中空构造(空腔)的半导体装置而言，通过由导电性材料形成的封装框而将器件基板与盖基板接合(参照专利文献1)，或者将第1封装件的壁部与第2封装件接合(参照专利文献2、3)，由此实现空腔。封装框或者壁部仅是为了实现空腔而安装的，在安装匹配电路的情况下，设为在封装框或者壁部的内侧、即空腔内，与封装框或者壁部分隔开地配置的结构。
专利文献1：国际公开WO2017/029822号
专利文献2：日本特开2003－234452号公报
专利文献3：日本特开2003－197863号公报
发明内容
就以往的具有中空构造的半导体装置而言，为了装置的小型化，以及将装置向系统安装时的安装面积的缩小化，在为了实现空腔而安装的盖基板或者封装件之上配置有匹配电路。但是，在例如多尔蒂结构的放大器那样，将大于或等于2个放大器并排合成而构成的半导体装置的情况下，除了各个放大器的输入侧以及输出侧的匹配电路以外，还需要在输入侧配置电力分配电路，在输出侧配置电力合成电路，在盖基板之上没有能够安装全部电路这种程度的空间。因此，电力分配电路、电力合成电路等需要与具有中空构造的半导体装置分开而例如在树脂基板之上构成，存在安装面积与之相应地扩大的问题。
本申请公开了用于解决上述这样的课题的技术，其目的在于，以简单的结构，将装置整体的安装面积进一步缩小。
本申请所公开的半导体装置具有：器件基板，其形成有包含对高频进行放大的晶体管的半导体电路；盖基板；以及导电体的封装框，其在器件基板与盖基板之间，形成将形成有半导体电路的区域包围的空间而进行气密封装，该半导体装置构成为，封装框作为高频电路的部件而进行动作。
发明的效果
根据本申请所公开的半导体装置，将用于进行气密封装的封装框还用作高频电路的部件，因此能够减少半导体装置的部件数，能够以简单的结构，与以往相比，进一步缩小装置整体的安装面积。
附图说明
图1是表示实施方式1涉及的半导体装置的器件基板的基本结构的俯视图。
图2是以将器件基板与盖基板分离的状态示出实施方式1涉及的半导体装置的基本结构的斜视图。
图3是表示实施方式1涉及的半导体装置的器件基板的实际结构的一个例子的俯视图。
图4是以将器件基板与盖基板分离的状态示出实施方式1涉及的半导体装置的实际结构的一个例子的斜视图。
图5是表示实施方式2涉及的半导体装置的器件基板的基本结构的俯视图。
图6是以将器件基板与盖基板分离的状态示出实施方式2涉及的半导体装置的基本结构的斜视图。
图7是表示实施方式2涉及的半导体装置的器件基板的实际结构的一个例子的俯视图。
图8是以将器件基板与盖基板分离的状态示出实施方式涉及的半导体装置的实际结构的一个例子的斜视图。
具体实施方式
实施方式1.
图1是从正上方观察实施方式1涉及的半导体装置的器件基板1的俯视图，示出了半导体装置的内部结构。图2是将图1的器件基板1与盖基板2分离地示出的斜视图，该盖基板2用于对器件基板1加盖而实现气密。在器件基板1安装有将晶体管50、晶体管51等元件作为主体的半导体电路，在安装有半导体电路的面的周边部形成有导电体的器件基板侧封装框301。在半导体电路之上，在需要与器件基板1之上的电路以外的部分进行连接的部位形成有凸块。在图1、图2的例子中，在晶体管50的栅极电极形成有凸块110，在漏极电极形成有凸块140，在晶体管51的栅极电极形成有凸块120，在漏极电极形成有凸块130。各晶体管的源极电极经由将器件基板1的表面与背面之间贯通的通路部而与在背面形成的接地电极连接。晶体管50以及晶体管51各自构成高频放大器。即，图1的结构的半导体装置具有2个高频放大器。
另一方面，在盖基板2形成有端口7、端口8、端口9以及端口10，这些端口由电极焊盘和导电体的通路部构成，其中，该电极焊盘配置于盖基板2之上，该导电体的通路部将盖基板2的表面与背面之间贯通。另外，在与器件基板1的器件基板侧封装框301接合的盖基板2的部分，即，器件基板1侧的面即背面的周边部形成有导电体的盖基板侧封装框302。还形成有端口11、端口12、端口13以及端口14。此外，在周边部形成的端口7、端口8、端口9以及端口10与盖基板侧封装框302电连接，不贯通盖基板侧封装框302。
器件基板侧封装框301与盖基板侧封装框302通过例如焊料这样的导电性接合材料而气密接合。通过进行气密接合，从而在器件基板1与盖基板2之间形成将器件基板侧封装框301的厚度(例如20μm)与盖基板侧封装框302的厚度(例如2μm)相加后的厚度的空间，能够将该空间、即安装有晶体管50以及晶体管51等半导体电路的区域设为气密状态。由于将器件基板侧封装框301和盖基板侧封装框302接合而得到的接合体具有封装框的作用，因此将该接合体称为封装框30。封装框30可以像例如器件基板侧封装框301的厚度为2μm、盖基板侧封装框302的厚度为20μm那样，盖基板侧封装框302更厚，只要通过在器件基板1与盖基板2之间设置的封装框30而在安装有半导体电路的区域形成空间，构成中空构造的半导体装置即可。如在图2的斜视图中由虚线箭头所示的那样，在盖基板2设置的端口7在图1以及图2中由黑圆点70示出的端口部70的位置处与封装框30电连接。同样地，端口8在端口部80的位置处、端口9在端口部90的位置处、端口10在端口部100的位置处各自与封装框30电连接。另外，盖基板2的端口11与器件基板1的凸块110、端口12与凸块120、端口13与凸块130、端口14与凸块140各自连接。
在本申请中，将封装框30用作传输高频的线路等高频电路部件。将封装框30用作线路时的线路的阻抗由器件基板1以及盖基板2的介电常数和厚度、以及构成线路的导体即封装框30的宽度决定。将作为接合体的封装框30中的从与端口7电连接的端口部70至与端口10电连接的端口部100为止的由标号31示出的区间的部分设为封装框部31。同样地，将从端口部70至端口部80为止的部分设为封装框部32，将从端口部80至端口部90为止的部分设为封装框部33，将从端口部90至端口部100为止的部分设为封装框部34。例如在将半导体电路的线路的设计特性阻抗设为Z0的情况下，以如下的方式设定各封装框部的特性。就封装框部31以及封装框部33的部分而言，宽度调整为使得阻抗成为
Figure BDA0002711842270000041
并且线路的长度调整为在半导体电路的工作频率下成为λ/4。就封装框部32以及封装框部34的部分而言，宽度调整为使得阻抗成为Z0，并且线路的长度调整为在工作频率下成为λ/4。由具有上述的封装框部的结构的封装框30和与封装框30连接的端口7、端口8、端口9以及端口10这4个端口形成的结构是被称为所谓90度混合电路的结构。
在实际使用的情况下，如图3以及图4所示，端口部70、即端口7经由例如在盖基板2侧设置的电阻体19而与例如晶体管的源极电极一起接地。另外，构成为：端口9与端口12经由例如在盖基板2的表面或者背面形成的匹配电路而连接，端口10与端口11经由例如在盖基板2的表面或者背面形成的匹配电路而连接，从端口8输入高频。不限于此，还能够设为以下结构：将端口7、端口8、端口9、端口10中的任意一个端口设为输入高频的端口，将从该输入的端口顺时针地传输的高频和逆时针地传输的高频成为相反相位(相差180度的相位)的端口经由电阻而接地，在其它两个端口中的一个端口与端口11之间、以及另一个端口与端口12之间插入匹配电路而连接。
例如，如图3以及图4所示，在经由电阻体19而将端口7接地，从端口8输入了高频的情况下，向端口9和端口10分配相位相差90度、并且功率相等的高频。即，作为接合体的封装框30形成为，使封装框部31、封装框部32、封装框部33、封装框部34的宽度和长度满足前述条件，在封装框30直接连接端口7、端口8、端口9、端口10各端口，由此能够保持着气密状态而实现中空构造，并且使封装框自身作为90度混合电路的部件而起作用。此外，与晶体管50的漏极连接的端口14、以及与晶体管51的漏极连接的端口13成为取出由晶体管放大后的高频的端口。
在上面说明了如下结构：在盖基板2设置端口7、端口8、端口9以及端口10，这些端口与在盖基板2设置的电阻以及匹配电路连接。但是，也可以设为如下结构：通过将匹配电路等设置于器件基板1之上，从而不设置输入高频的端口以外的端口，而是在器件基板1之上，例如将电阻连接至图3所示的器件基板侧封装框301的端口部70，在端口部90与晶体管51的栅极电极之间、以及端口部100与晶体管50的栅极电极之间连接匹配电路。也可以设为在盖基板2不设置与封装框连接的端口，而是将封装框与在器件基板1之上设置的匹配电路等连接这样的结构，这对于以后所说明的结构也是相同的。
上述连接例是将封装框30作为分配器的电路部件而使用的例子，但也能够将封装框30用作合成器的电路部件。在图3以及图4所示的结构中，如果向端口9和端口10输入相位相差90度的相同频率的高频，则能够从端口8输出功率合成后的高频。即，经由电阻体19而将端口7接地，例如，将端口14与端口10经由匹配电路而连接，将端口13与端口9经由匹配电路而连接，由此能够作为对由晶体管50和晶体管51放大后的高频进行功率合成的合成器而使用，能够从端口8取出被功率合成后的高频输出。进行合成的2个高频需要设为端口9以及端口10的位置处的相位相差90度的高频。不限于此，能够通过将端口7、端口8、端口9、端口10中的任意一个端口设为输出高频的端口，从其它三个端口中的2个端口输入相位相差90度的高频，将另一个端口经由电阻而接地，从而从输出的端口取出合成后的高频。
在上面，设为将封装框30用作高频的线路，设置4个与该封装框30连接的端口的结构，使得由封装框30和4个端口构成的电路作为向2个高频放大器分配高频的分配器、或者对来自2个高频放大器的高频进行合成的合成器而起作用。不限于此，例如，也能够设为以下结构：在被封装框气密封装的区域配置3个高频放大器，具有6个与封装框连接的端口，由此向3个高频放大器分配高频、或者对来自3个高频放大器的高频进行合成。
如上所述，就由于安装空间的问题，以往分别安装的具有中空构造的半导体装置和分配器、或者合成器而言，能够对封装框自身附加作为90度混合电路的功能，由此实现安装面积的大幅度缩小、以及分配器或者合成器的安装工作量的削减。另外，由于仅通过工艺用的掩模变更就能够附加功能，因此与购入外置的分配器或者合成器相比，能够以低成本进行安装。特别地，越是Ku频段等高频段，电路尺寸变得越小，与配置于外部基板之上相比，小型化的效果变大。
实施方式2.
图5是从正上方观察实施方式2涉及的半导体装置的器件基板1的俯视图，示出了半导体装置的内部结构。图6是将图5的器件基板1与盖基板2分离地示出的斜视图，该盖基板2用于对器件基板1加盖而实现气密。与实施方式1同样，在器件基板1安装有将晶体管50以及晶体管51等元件作为主体的半导体电路，在安装有半导体电路的面形成有导电体的器件基板侧封装框401。在半导体电路之上，在需要与器件基板1之上的电路以外的部分进行连接的部位，形成有凸块。在图5、图6的例子中，在晶体管50的栅极电极形成有凸块110，在漏极电极形成有凸块140，在晶体管51的栅极电极形成有凸块120，在漏极电极形成有凸块130。各晶体管的源极电极经由将器件基板1的表面与背面之间贯通的通路部而与在背面形成的接地电极连接。
另一方面，与实施方式1同样，在盖基板2形成有端口7、端口8、端口9以及端口10，这些端口由电极焊盘和导电体的通路部构成，其中，该电极焊盘配置于盖基板2之上，该导电体的通路部将盖基板2的表面与背面之间贯通。另外，在与器件基板1的器件基板侧封装框401接合的盖基板2的部分，即，盖基板2的背面的与器件基板侧封装框401对应的部分，形成有导电体的盖基板侧封装框402。还形成有端口11、端口12、端口13以及端口14。此外，端口7、端口8、端口9以及端口10与盖基板侧封装框402电连接，不贯通盖基板侧封装框402。
器件基板侧封装框401与盖基板侧封装框402通过例如焊料这样的导电性接合材料而气密接合。通过进行气密接合，从而能够在器件基板1与盖基板2之间形成将器件基板侧封装框401的厚度与盖基板侧封装框402的厚度相加后的厚度的空间，将该空间、即安装有晶体管50以及晶体管51等半导体电路的区域设为气密状态。由于将器件基板侧封装框401和盖基板侧封装框402接合而得到的接合体具有封装框的作用，因此将该接合体称为封装框40。如在图6的斜视图中由虚线箭头所示的那样，在盖基板2设置的端口7在图5以及图6中由黑圆点70示出的端口部70的位置处与封装框30电连接。同样地，端口8在端口部80的位置处、端口9在端口部90的位置处、端口10在端口部100的位置处各自与封装框40电连接。另外，盖基板2的端口11与器件基板1的凸块110、端口12与凸块120、端口13与凸块130、端口14与凸块140各自连接。
将封装框40用作高频的线路，封装框40作为高频的线路而以下述的特性形成。将封装框40中的从与端口7连接的端口部70至与端口10连接的端口部100为止的由标号41示出的区间的部分设为封装框部41。同样地，将从端口部70至端口部80为止的部分设为封装框部42，将从端口部80至端口部90为止的部分设为封装框部43，将从端口部90至端口部100为止的部分设为封装框部44。就封装框40中的封装框部41、封装框部42以及封装框部43的部分而言，例如在将半导体电路的线路的设计特性阻抗设为Z0的情况下，宽度调整为使得阻抗成为
Figure BDA0002711842270000081
并且线路的长度调整为在半导体电路的工作频率下成为λ/4d。就封装框40中的封装框部44的部分而言，在将线路的特性阻抗设为Z0的情况下，宽度调整为使得阻抗成为
Figure BDA0002711842270000082
并且线路的长度调整为在工作频率下成为λ×(3/4)。由具有上述封装框部的结构的封装框40和与封装框40电连接的端口7、端口8、端口9以及端口10这4个端口形成的结构是被称为所谓鼠笼式(rat-race)电路的结构。此外，由于封装框部44的部分的长度长，因此构成为如图所示折返的线路。在该结构中，也能够通过封装框40而对器件基板1与盖基板2之间的由封装框40整体所包围的空间进行气密封装，由此将安装有晶体管50以及晶体管51的区域设为气密状态。
在实际使用的情况下，如图7以及图8所示，端口部100、即端口10经由例如在盖基板2侧设置的电阻体24而与例如器件基板1的背面的接地电极连接，由此接地。另外，构成为：端口9与端口12经由匹配电路而连接，端口7与端口11经由匹配电路而连接，从端口8输入高频。不限于此，也可以构成为：端口7、端口8、端口9、端口10中的任意一个端口经由电阻体而接地，在除此以外的3个端口中的任意一个端口与端口11之间、以及另外的任意一个端口与端口12之间插入匹配电路而连接，从剩余的端口输入高频。
例如，如图7以及图8所示，在经由电阻体24而将端口10接地，从端口8输入了高频的情况下，向端口7和端口9分配相位相同、并且功率相等的高频。即，使封装框40的各封装框部的宽度和长度形成为满足前述条件，在封装框40直接连接端口7、端口8、端口9以及端口10各端口，由此保持着气密状态而实现中空构造，并且封装框40自身作为鼠笼式电路的部件而起作用。此外，与晶体管50的漏极连接的端口14、以及与晶体管51的漏极连接的端口13成为取出由晶体管放大后的高频的端口。
上述连接例是将封装框40作为分配器的电路部件而使用的例子，也能够将封装框40用作合成器的电路部件。通过经由电阻体24而将端口10接地，例如，将端口7与端口14经由匹配电路而连接，将端口9与端口13经由匹配电路而连接，由此能够作为对由晶体管50和晶体管51放大后的高频进行功率合成的合成器而使用，能够从端口8取出功率合成后的高频输出。进行合成的2个高频需要设为与封装框40连接的端口7以及端口9的位置处的相位相等的高频。不限于此，能够通过将端口7、端口8、端口9、端口10中的任意一个端口设为输出高频的端口，从其它三个端口中的2个端口与端口的结构匹配地输入相位相同、或者相位相差180度的高频，将另一个端口经由电阻而接地，从而能够从输出的端口取出合成后的高频。
就由于安装空间的问题，以往分别安装的具有中空构造的半导体装置和分配器、或者合成器而言，通过对封装框自身附加作为鼠笼式电路的功能，从而实现安装面积的大幅度缩小、以及分配器或者合成器的安装工作量的削减。另外，由于仅通过工艺用的掩模变更就能够附加功能，因此与购入外置的分配器或者合成器相比，能够以低成本进行安装。特别地，越是Ku频段等高频段，电路尺寸变得越小，与配置于外部基板之上相比，小型化的效果变大。
在实施方式1中对由封装框30和4个端口构成90度混合电路的例子进行了说明，在实施方式2中对由封装框40和4个端口构成鼠笼式电路的例子进行了说明，不限于此，也能够向封装框传输高频，使封装框作为90度混合电路或者鼠笼式电路以外的高频的电路部件而进行动作。
这样，根据本申请公开的半导体装置，由于使封装框作为高频的电路部件而进行动作，因此能够形成将封装框兼用作与封装框分开安装的高频的电路部件的结构，具有能够使半导体装置小型化这一效果。
在本申请中记载有各种例示性的实施方式以及实施例，但在1个或者多个实施方式中记载的各种特征、方式以及功能不限于向特定的实施方式的应用，能够单独或者以各种组合应用于实施方式。因此，在本申请说明书所公开的技术的范围内可想到没有例示的无数变形例。例如，包含将至少1个结构要素变形的情况、追加的情况或省略的情况，进一步包含提取至少1个结构要素而与其它实施方式的结构要素进行组合的情况。
标号的说明
1器件基板，2盖基板，7、8、9、10端口，30、40封装框，50、51晶体管。

Claims (10)

1.一种半导体装置，其具有：
器件基板，其形成有包含对高频进行放大的晶体管的半导体电路；盖基板；以及导电体的封装框，其在所述器件基板与所述盖基板之间，形成将形成有所述半导体电路的区域包围的空间而进行气密封装，
该半导体装置的特征在于，
该半导体装置构成为，所述封装框作为高频电路的部件而进行动作。
2.根据权利要求1所述的半导体装置，其特征在于，
所述封装框被用作高频的线路。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述半导体电路包含多个高频放大器。
4.根据权利要求3所述的半导体装置，其特征在于，
所述半导体电路包含2个高频放大器。
5.根据权利要求4所述的半导体装置，其特征在于，
所述封装框被构成为90度混合电路的线路。
6.根据权利要求4所述的半导体装置，其特征在于，
所述封装框被构成为鼠笼式电路的线路。
7.根据权利要求5或6所述的半导体装置，其特征在于，
所述封装框被构成为分配器的电路部件。
8.根据权利要求5或6所述的半导体装置，其特征在于，
所述封装框被构成为合成器的电路部件。
9.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述封装框的宽度局部不同。
10.根据权利要求1至9中任一项所述的半导体装置，其特征在于，
在所述盖基板具有通过通路部而将表面与背面贯通的导电体的端口，所述端口与所述封装框电连接，经由所述端口而向封装框传输高频。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1529357A (zh) * 2002-12-18 2004-09-15 住友电气工业株式会社 用于放置半导体芯片的封装件及其制造方法和半导体器件
JP2005317660A (ja) * 2004-04-27 2005-11-10 Matsushita Electric Ind Co Ltd 電力増幅半導体装置用パッケージ及びそれを用いた電力増幅半導体装置
JP2007027762A (ja) * 2005-07-19 2007-02-01 Samsung Electronics Co Ltd インダクタを具備したパッケージングチップ
JP2007067400A (ja) * 2005-08-30 2007-03-15 Commissariat A L'energie Atomique 改良したはんだシームによる、部材、特に電気又は電子部材の被覆方法
US20130343107A1 (en) * 2012-06-25 2013-12-26 Eta Devices, Inc. Transmission-Line Resistance Compression Networks And Related Techniques
TW201721818A (zh) * 2015-12-03 2017-06-16 Toshiba Kk 高頻半導體放大器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3662219B2 (ja) 2001-12-27 2005-06-22 三菱電機株式会社 積層高周波モジュール
JP3914059B2 (ja) 2002-02-06 2007-05-16 三菱電機株式会社 高周波回路モジュール
JP5338262B2 (ja) * 2008-11-05 2013-11-13 日本電気株式会社 電力増幅器およびその増幅方法
DE112016003737T5 (de) 2015-08-18 2018-05-03 Mitsubishi Electric Corporation Halbleitervorrichtung

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1529357A (zh) * 2002-12-18 2004-09-15 住友电气工业株式会社 用于放置半导体芯片的封装件及其制造方法和半导体器件
JP2005317660A (ja) * 2004-04-27 2005-11-10 Matsushita Electric Ind Co Ltd 電力増幅半導体装置用パッケージ及びそれを用いた電力増幅半導体装置
JP2007027762A (ja) * 2005-07-19 2007-02-01 Samsung Electronics Co Ltd インダクタを具備したパッケージングチップ
JP2007067400A (ja) * 2005-08-30 2007-03-15 Commissariat A L'energie Atomique 改良したはんだシームによる、部材、特に電気又は電子部材の被覆方法
US20130343107A1 (en) * 2012-06-25 2013-12-26 Eta Devices, Inc. Transmission-Line Resistance Compression Networks And Related Techniques
TW201721818A (zh) * 2015-12-03 2017-06-16 Toshiba Kk 高頻半導體放大器

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