CN111796240A - 一种相控阵雷达系统高精度同步方法 - Google Patents

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Abstract

一种相控阵雷达系统高精度同步方法，处理卡上的FPGA芯片Ⅱ通过与TR组件连接的单条同步信号线计算处理卡到不同TR组件的延迟时间可将不同TR组件的发射延迟时差控制到FPGA的最高工作频率的单个时钟周期内，结构简单，TR组件间的延迟可控，降低了板卡间的布线数量。可将处理卡到不同TR组件间的时延精度，控制在FPGA可工作的最小时钟周期内，精度较高且可控，使得处理卡到不同TR组件间的通信线缆，不再局限到等长设计中，降低了开发和布设难度，实用性高。

Description

一种相控阵雷达系统高精度同步方法
技术领域
本发明涉及相控阵雷达技术领域，具体涉及一种相控阵雷达系统高精度同步方法。
背景技术
相控阵雷达的天线单元是由多个TR组件组成的，每个TR单元发送的不同相位信号，会对最终生成的天线波束产生影响。当前的TR组件同步方式，多为时延不可控的脉冲触发方式，对布线和电路设计要求较高，存在同步不稳定的情况。
发明内容
本发明为了克服以上技术的不足，提供了一种相控阵雷达系统高精度同步方法。
本发明克服其技术问题所采用的技术方案是：
一种相控阵雷达系统高精度同步方法，包括如下步骤：
a)设置处理卡和中控机，处理卡，其内部设置有FPGA芯片Ⅱ以及连接于FPGA芯片Ⅱ的DDR缓存芯片Ⅱ及时钟源Ⅱ，FPGA芯片Ⅱ与N个TR组件的FPGA芯片Ⅰ相连接，TR组件中设置有FPGA芯片Ⅰ以及连接于FPGA芯片Ⅰ的AD模块、DA模块、DDR缓存芯片Ⅰ，N为大于等于2的正整数，各个TR组件连接于时钟源Ⅰ，时钟源Ⅰ为各个TR组件提供同源同频率的时钟信号，各个TR组件连接于收发天线；
b)处理卡中以FPGA芯片Ⅱ运行的最高时钟频率将时钟源Ⅱ发送的时钟周期的同步脉冲信号发送给一TR组件，并开始计数，TR组件接收到同步脉冲信号后FPGA芯片Ⅰ以同样的频率向处理卡反馈一个单时钟周期的脉冲信号，处理卡中的FPGA芯片Ⅱ接收到反馈的脉冲信号后停止计数，并通过FPGA芯片Ⅱ内部寄存器记录该TR组件的延迟时间；
c)重复步骤b)直至得到N个TR组件的延迟时间，并将延迟时间通过FPGA芯片Ⅱ内部寄存器存储记录；
d) 处理卡将FPGA芯片Ⅱ内部寄存器存储记录的各个TR组件的延迟时间，发送到各个TR组件的FPGA芯片I中，各个TR组件将延迟时间记录到FPGA芯片I内部寄存器；
e)中控机向处理卡下发工作状态控制指令，处理卡通过FPGA芯片Ⅱ生成DDS波形信号，处理卡将DDS波形信号发送到N个TR组件，并通过TR组件中的DDR缓存芯片Ⅰ缓存；
f)处理卡通过FPGA芯片II同时生成各个TR组件的同步触发信号，并下发；
g)TR组件接收到同步触发信号后，根据FPGA芯片I内部寄存器中记录的延迟时间延迟后从DDR缓存芯片Ⅰ中读取对应的DDS波形信号，AD模块将读取的DDS波形信号数模转换后发送至收发天线，收发天线将N个TR组件发送的信号组成天线波束。
优选的，处理卡中的FPGA芯片Ⅰ与TR组件中的FPGA芯片Ⅱ为同型号芯片。
优选的，处理卡与TR组件上均设置有GTH接口，处理卡的GTH接口与TR组件上的GTH接口之间通过光纤连接。
进一步的，还包括如下步骤当需要采样回波信号时，处理卡对N个TR组件发送同步触发信号，TR组件接收到触发信号根据FPGA芯片Ⅰ内部寄存器中记录的延迟时间延迟后，通过DA模块采样信号波形并发送给处理卡，处理卡接收到采样的信号波形存储到DDR缓存芯片Ⅱ后再发送到中控机。
本发明的有益效果是：处理卡上的FPGA芯片Ⅱ通过与TR组件连接的单条同步信号线计算处理卡到不同TR组件的延迟时间可将不同TR组件的发射延迟时差控制到FPGA的最高工作频率的单个时钟周期内，结构简单，TR组件间的延迟可控，降低了板卡间的布线数量。可将处理卡到不同TR组件间的时延精度，控制在FPGA可工作的最小时钟周期内，精度较高且可控，使得处理卡到不同TR组件间的通信线缆，不再局限到等长设计中，降低了开发和布设难度，实用性高。
附图说明
图1为本发明的系统结构图。
具体实施方式
下面结合附图1对本发明做进一步说明。
一种相控阵雷达系统高精度同步方法，包括如下步骤：
a)设置处理卡和中控机，处理卡，其内部设置有FPGA芯片Ⅱ以及连接于FPGA芯片Ⅱ的DDR缓存芯片Ⅱ及时钟源Ⅱ，FPGA芯片Ⅱ与N个TR组件的FPGA芯片Ⅰ相连接，TR组件中设置有FPGA芯片Ⅰ以及连接于FPGA芯片Ⅰ的AD模块、DA模块、DDR缓存芯片Ⅰ，N为大于等于2的正整数，各个TR组件连接于时钟源Ⅰ，时钟源Ⅰ为各个TR组件提供同源同频率的时钟信号，各个TR组件连接于收发天线；
b)处理卡中以FPGA芯片Ⅱ运行的最高时钟频率将时钟源Ⅱ发送的时钟周期的同步脉冲信号发送给一TR组件，并开始计数，TR组件接收到同步脉冲信号后FPGA芯片Ⅰ以同样的频率向处理卡反馈一个单时钟周期的脉冲信号，处理卡中的FPGA芯片Ⅱ接收到反馈的脉冲信号后停止计数，并通过FPGA芯片Ⅱ内部寄存器记录该TR组件的延迟时间；
c)重复步骤b)直至得到N个TR组件的延迟时间，并将延迟时间通过FPGA芯片Ⅱ内部寄存器存储记录；
d) 处理卡将FPGA芯片Ⅱ内部寄存器存储记录的各个TR组件的延迟时间，发送到各个TR组件的FPGA芯片I中，各个TR组件将延迟时间记录到FPGA芯片I内部寄存器；
e)中控机向处理卡下发工作状态控制指令，处理卡通过FPGA芯片Ⅱ生成DDS波形信号，处理卡将DDS波形信号发送到N个TR组件，并通过TR组件中的DDR缓存芯片Ⅰ缓存；
f)处理卡通过FPGA芯片II同时生成各个TR组件的同步触发信号，并下发；
g)TR组件接收到同步触发信号后，根据FPGA芯片I内部寄存器中记录的延迟时间延迟后从DDR缓存芯片Ⅰ中读取对应的DDS波形信号，AD模块将读取的DDS波形信号数模转换后发送至收发天线，收发天线将N个TR组件发送的信号组成天线波束。
处理卡上的FPGA芯片Ⅱ通过与TR组件连接的单条同步信号线计算处理卡到不同TR组件的延迟时间可将不同TR组件的发射延迟时差控制到FPGA的最高工作频率的单个时钟周期内，结构简单，TR组件间的延迟可控，降低了板卡间的布线数量。可将处理卡到不同TR组件间的时延精度，控制在FPGA可工作的最小时钟周期内，精度较高且可控，使得处理卡到不同TR组件间的通信线缆，不再局限到等长设计中，降低了开发和布设难度，实用性高。
进一步的，处理卡中的FPGA芯片Ⅰ与TR组件中的FPGA芯片Ⅱ为同型号芯片。
进一步的，处理卡与TR组件上均设置有GTH接口，处理卡的GTH接口与TR组件上的GTH接口之间通过光纤连接。
进一步的，还包括如下步骤当需要采样回波信号时，处理卡对N个TR组件发送同步触发信号，TR组件接收到触发信号根据FPGA芯片Ⅰ内部寄存器中记录的延迟时间延迟后，通过DA模块采样信号波形并发送给处理卡，处理卡接收到采样的信号波形存储到DDR缓存芯片Ⅱ后再发送到中控机。
以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (4)

1.一种相控阵雷达系统高精度同步方法，其特征在于，包括如下步骤：
a)设置处理卡和中控机，处理卡，其内部设置有FPGA芯片Ⅱ以及连接于FPGA芯片Ⅱ的DDR缓存芯片Ⅱ及时钟源Ⅱ，FPGA芯片Ⅱ与N个TR组件的FPGA芯片Ⅰ相连接，TR组件中设置有FPGA芯片Ⅰ以及连接于FPGA芯片Ⅰ的AD模块、DA模块、DDR缓存芯片Ⅰ，N为大于等于2的正整数，各个TR组件连接于时钟源Ⅰ，时钟源Ⅰ为各个TR组件提供同源同频率的时钟信号，各个TR组件连接于收发天线；
b)处理卡中以FPGA芯片Ⅱ运行的最高时钟频率将时钟源Ⅱ发送的时钟周期的同步脉冲信号发送给一TR组件，并开始计数，TR组件接收到同步脉冲信号后FPGA芯片Ⅰ以同样的频率向处理卡反馈一个单时钟周期的脉冲信号，处理卡中的FPGA芯片Ⅱ接收到反馈的脉冲信号后停止计数，并通过FPGA芯片Ⅱ内部寄存器记录该TR组件的延迟时间；
c)重复步骤b)直至得到N个TR组件的延迟时间，并将延迟时间通过FPGA芯片Ⅱ内部寄存器存储记录；
d) 处理卡将FPGA芯片Ⅱ内部寄存器存储记录的各个TR组件的延迟时间，发送到各个TR组件的FPGA芯片I中，各个TR组件将延迟时间记录到FPGA芯片I内部寄存器；
e)中控机向处理卡下发工作状态控制指令，处理卡通过FPGA芯片Ⅱ生成DDS波形信号，处理卡将DDS波形信号发送到N个TR组件，并通过TR组件中的DDR缓存芯片Ⅰ缓存；
f)处理卡通过FPGA芯片II同时生成各个TR组件的同步触发信号，并下发；
g)TR组件接收到同步触发信号后，根据FPGA芯片I内部寄存器中记录的延迟时间延迟后从DDR缓存芯片Ⅰ中读取对应的DDS波形信号，AD模块将读取的DDS波形信号数模转换后发送至收发天线，收发天线将N个TR组件发送的信号组成天线波束。
2.根据权利要求1所述的高精度同步的相控阵雷达系统，其特征在于：处理卡中的FPGA芯片Ⅰ与TR组件中的FPGA芯片Ⅱ为同型号芯片。
3.根据权利要求1所述的高精度同步的相控阵雷达系统，其特征在于：处理卡与TR组件上均设置有GTH接口，处理卡的GTH接口与TR组件上的GTH接口之间通过光纤连接。
4.根据权利要求1所述的高精度同步的相控阵雷达系统，其特征在于：还包括如下步骤当需要采样回波信号时，处理卡对N个TR组件发送同步触发信号，TR组件接收到触发信号根据FPGA芯片Ⅰ内部寄存器中记录的延迟时间延迟后，通过DA模块采样信号波形并发送给处理卡，处理卡接收到采样的信号波形存储到DDR缓存芯片Ⅱ后再发送到中控机。
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