CN111650861B - 一种用于atc和dme测试系统的数字信号处理模块 - Google Patents

一种用于atc和dme测试系统的数字信号处理模块 Download PDF

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Abstract

本发明公开了一种用于ATC和DME测试系统的数字信号处理模块，包括FPGA处理器、信号输入模块、信号输出模块、触发输入模块和输出触发模块；所述信号输入模块包括信号输入接口和多路ADC模块；所述信号输出模块包括信号输出接口和多路DAC模块；所述触发输入模块包括触发输入端口和参考电平调节比较模块，所述参考电平比较模块包括参考转换DAC、第一运算放大器和比较器；所述触发输出模块包括触发输出端口和触发电平调节模块，所述触发电平调节模块包括触发转换DAC和第二运算放大器。本发明能够支持多种信号输入输出，且能够根据需要选择所需的时钟，使得数字信号处理模块能够适应不同情况下的数据处理。

Description

一种用于ATC和DME测试系统的数字信号处理模块
技术领域
本发明涉及ATC和DME测试系统，特别是涉及一种用于ATC和DME测试系统的数字信号处理模块。
背景技术
空中交通管制系统（Air Traffic Control System简称ATC系统）是广泛应用于航空部门的空中交通控制和管理系统。ATC系统主要是用于管理和控制各类飞行事务，有效调整飞行事务计划，控制和防止飞行交通事故。通过地面系统发送询问信号，机载设备回复应答信号，向空中交通管制人员提供空域内飞机的位置和身份信息（通常是A、C模式）。随着空中交通的愈发繁忙，对系统的功能需求越来越多，A／C模式单脉冲技术的缺陷，已经不能满足新的航空通信需要。
测距仪系统（Distance Measure Equipment简称DME），精密测距系统可以提供每一架进近飞机相对于引导点的距离信息，保证全自动进近和着陆过程中按要求轨迹进近、着陆和滑行。目前，精密测距系统(DME/P)是微波着陆系统（Microwave Landing System，简称MLS）的一个重要组成部分，精密测距机载设备配合微波着陆机载设备完成飞机的进场着陆，即当飞机利用MLS系统进行进场着陆时，需要由DME/P提供在进场各个阶段的精密距离信息。在DME系统中，地面设备接收机载设备发送的询问信号，并根据询问信号给机载设备回复应答信号，完成测距功能。
ATC系统、DME系统都是专用、实时、安全的航空重大型系统，对系统的性能要求很高，因此对系统的质量保障就有很高的要求。随着航空运输业的持续高速发展，致使空中飞机的架次增多，ATC系统、DME系统装备需求量不断增大，而且这类机载电子设备变得越来越精密，对其的测试要求也越来越高；数字信号处理模块是测试系统中非常重要的一部分，提供一种能够支持不同信号、时钟和触发输入的数字信号处理模块，对提高系统的性能具有重要意义。
发明内容
本发明的目的在于克服现有技术的不足，提供一种用于ATC和DME测试系统的数字信号处理模块，采用高速AD、DA射频采样方案，结合FPGA并行数字信号处理能力，在应用到ATC和DME测试系统时，能够实现高精度ATC、DME射频信号的产生、采集，以及精确的脉冲参数测量、延迟测量；同时支持多种信号输入输出，且能够根据需要选择所需的时钟，使得数字信号处理模块能够适应不同情况下的数据处理。
本发明的目的是通过以下技术方案来实现的，一种用于ATC和DME测试系统的数字信号处理模块，包括FPGA处理器、信号输入模块、信号输出模块、触发输入模块和输出触发模块；
所述信号输入模块包括信号输入接口和多路ADC模块；所述多路ADC模块的输入端与信号输入接口连接，多路ADC模块的输出端与所述FPGA处理器连接；所述信号输出模块包括信号输出接口和多路DAC模块，所述多路DAC模块的输入端与FPGA处理器连接，多路DAC模块的输出端与所述信号输出接口连接；
所述触发输入模块包括触发输入端口和参考电平调节比较模块，所述参考电平比较模块包括参考转换DAC、第一运算放大器和比较器；所述参考转换DAC的输入端与FPGA处理器连接，接收来自FPGA处理器的参考信号，所述参考转换DAC的输出端与第一运算放大器连接；所述比较器的输入端分别与第一运算放大器和触发输入端口连接，所述比较器的输出端与FPGA处理器连接；所述触发输出模块包括触发输出端口和触发电平调节模块，所述触发电平调节模块包括触发转换DAC和第二运算放大器，所述触发转换DAC的输入端与FPGA处理器连接，接收来自FPGA的触发输出电平，触发转换DAC的输出端通过第二运算放大器与触发输出端口连接。
所述数字信号处理模块还包括挂载于所述FPGA处理器上的一个DDR3模块和两个DDR4模块。所述数字信号处理模块还包括与FPGA处理器连接的PCIE总线背板连接器。
所述数字信号处理模块还包括两路光输入通道；每一路所述的光输入通道均包括光输入接口和光电转换器；每一路所述的光输入通道中，所述光电转换器的输入均与该通道的光输入接口连接，所述光电转换器的输出端与FPGA处理器连接。
所述数字信号处理电路还包括时钟模块，所述时钟模块包括外部参考时钟输入端口、内部参考时钟、第一时钟选择开关、锁相环频率合成器、第二时钟选择开关、采样时钟输入端口、第一时钟驱动模块、采样时钟输出端口、16分频器、第三时钟选择开关、同步时钟输入端口、同步时钟输出端口和第二时钟驱动模块；
所述第一时钟选择开关的第一输入端与外部时钟输入端口连接，所述第一时钟选择开关的第二输入端与内部参考时钟连接，所述第一时钟选择开关的输出端与锁相环频率合成器连接；所述第二时钟选择开关的第一输入端与所述锁相环频率合成器的输出端连接，第二时钟选择开关的第二输入端与采样时钟输入端口连接，第二时钟选择开关的输出端与第一时钟驱动模块连接，所述第一时钟驱动模块的输出端分别与多路ADC模块和采样时钟输出端口连接；所述锁相环频率合成器的输出端还通过16分频器与第三时钟选择开关的第一输入端连接，所述第三时钟选择开关的第二输入端与同步时钟输入端口连接，第三时钟选择开关的输出端与第二时钟驱动模块连接，所述第二时钟驱动模块的输出端分别与FPGA处理器和同步时钟输出端口连接。
本发明的有益效果是：本发明采用高速AD、DA射频采样方案，结合FPGA并行数字信号处理能力，在应用到ATC和DME测试系统时，能够实现高精度ATC、DME射频信号的产生、采集，以及精确的脉冲参数测量、延迟测量；同时，支持多种信号输入输出，且能够根据需要选择所需的时钟，使得数字信号处理模块能够适应不同情况下的数据处理，同时本发明设计触发输入模块时，考虑到触发信号电平标准不太确定，因此需要兼容较大范围的触发输入，故采用FPGA通过参考转换DAC输出，然后通过运算放大器进行处理，能够通过调节DAC和运算放大器获得一个可调的参考门限，进而兼容较大范围的触发输入。
附图说明
图1为本发明的架构示意图；
图2为触发输入模块和触发输出模块的原理示意图。
具体实施方式
下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。
如图1~2所示，一种用于ATC和DME测试系统的数字信号处理模块，包括FPGA处理器、信号输入模块、信号输出模块、触发输入模块和输出触发模块；
所述信号输入模块包括信号输入接口和多路ADC模块；所述多路ADC模块的输入端与信号输入接口连接，多路ADC模块的输出端与所述FPGA处理器连接；所述信号输出模块包括信号输出接口和多路DAC模块，所述多路DAC模块的输入端与FPGA处理器连接，多路DAC模块的输出端与所述信号输出接口连接；
在本申请的实施例中，所述多路ADC模块采用14位、3 GSPS采样率的模数转换器AD9208；所述多路DAC模块采用16位2GSPS采样率的数模转换器AD9164。
所述触发输入模块包括触发输入端口和参考电平调节比较模块，所述参考电平比较模块包括参考转换DAC、第一运算放大器和比较器；所述参考转换DAC的输入端与FPGA处理器连接，接收来自FPGA处理器的参考信号，所述参考转换DAC的输出端与第一运算放大器连接；所述比较器的输入端分别与第一运算放大器和触发输入端口连接，所述比较器的输出端与FPGA处理器连接；其中比较器输出的信号为触发输入端口输入信号与运算放大器信号的比较结果，该比较结果一般以电平的方式呈现；并且，通过调节DAC和运算放大器获得一个可调的参考门限，进而兼容较大范围的触发输入；
所述触发输出模块包括触发输出端口和触发电平调节模块，所述触发电平调节模块包括触发转换DAC和第二运算放大器，所述触发转换DAC的输入端与FPGA处理器连接，接收来自FPGA的触发输出电平，触发转换DAC的输出端通过第二运算放大器与触发输出端口连接；触发输出信号直接由FPGA处理器以电平的形式输出，经触发转换DAC和第二运算放大器调节后，通过触发输出端口对外输出。
在本申请的实施例中，所述FPGA处理器通过加载不同的软件程序包，使得整个数字信号处理模块工作在ATC工作模式或DME工作模式；在所述ATC工作模式下，所述FPGA处理器用于产生ATC询问信号，经多路DAC模块对外输出，并接收多路ADC模块转换后的ATC应答信号进行测试；在所述DEM工作模式下，所述FPGA处理器用于对多路ADC模块输入的DME询问信号的询问参数进行测量，并延迟后产生DME应答信号，经多路DAC模块转换对外输出；同时，FPGA处理器产生MLS信号，经多路DAC模块转换后对外输出。
所述数字信号处理模块还包括挂载于所述FPGA处理器上的一个DDR3模块和两个DDR4模块。所述数字信号处理模块还包括与FPGA处理器连接的PCIE总线背板连接器。
所述数字信号处理模块还包括两路光输入通道；每一路所述的光输入通道均包括光输入接口和光电转换器；每一路所述的光输入通道中，所述光电转换器的输入均与该通道的光输入接口连接，所述光电转换器的输出端与FPGA处理器连接。
所述数字信号处理电路还包括时钟模块，所述时钟模块包括外部参考时钟输入端口、内部参考时钟、第一时钟选择开关、锁相环频率合成器、第二时钟选择开关、采样时钟输入端口、第一时钟驱动模块、采样时钟输出端口、16分频器、第三时钟选择开关、同步时钟输入端口、同步时钟输出端口和第二时钟驱动模块；
所述第一时钟选择开关的第一输入端与外部时钟输入端口连接，所述第一时钟选择开关的第二输入端与内部参考时钟连接，所述第一时钟选择开关的输出端与锁相环频率合成器连接；所述第二时钟选择开关的第一输入端与所述锁相环频率合成器的输出端连接，第二时钟选择开关的第二输入端与采样时钟输入端口连接，第二时钟选择开关的输出端与第一时钟驱动模块连接，所述第一时钟驱动模块的输出端分别与多路ADC模块和采样时钟输出端口连接；所述锁相环频率合成器的输出端还通过16分频器与第三时钟选择开关的第一输入端连接，所述第三时钟选择开关的第二输入端与同步时钟输入端口连接，第三时钟选择开关的输出端与第二时钟驱动模块连接，所述第二时钟驱动模块的输出端分别与FPGA处理器和同步时钟输出端口连接。通过时钟模块的设计，从参考时钟、同步时钟和采样时钟方面，都可以灵活地选择采用时钟模块产生的时钟信号或是外部输入的信号，具有较高的灵活性，还支持同步时钟和采样时钟的输出，并且整个数字信号处理模块支持多种信号输入输出，使得数字信号处理模块能够适应不同情况下的数据处理。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其他不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (5)

1.一种用于ATC和DME测试系统的数字信号处理模块，其特征在于：包括FPGA处理器、信号输入模块、信号输出模块、触发输入模块和触发输出模块；
所述信号输入模块包括信号输入接口和多路ADC模块；所述多路ADC模块的输入端与信号输入接口连接，多路ADC模块的输出端与所述FPGA处理器连接；所述信号输出模块包括信号输出接口和多路DAC模块，所述多路DAC模块的输入端与FPGA处理器连接，多路DAC模块的输出端与所述信号输出接口连接；
所述触发输入模块包括触发输入端口和参考电平调节比较模块，所述参考电平调节比较模块包括参考转换DAC、第一运算放大器和比较器；所述参考转换DAC的输入端与FPGA处理器连接，接收来自FPGA处理器的参考信号，所述参考转换DAC的输出端与第一运算放大器连接；所述比较器的输入端分别与第一运算放大器和触发输入端口连接，所述比较器的输出端与FPGA处理器连接；所述触发输出模块包括触发输出端口和触发电平调节模块，所述触发电平调节模块包括触发转换DAC和第二运算放大器，所述触发转换DAC的输入端与FPGA处理器连接，接收来自FPGA的触发输出电平，触发转换DAC的输出端通过第二运算放大器与触发输出端口连接；
所述FPGA处理器通过加载不同的软件程序包，使得整个数字信号处理模块工作在ATC工作模式或DME工作模式；在所述ATC工作模式下，所述FPGA处理器用于产生ATC询问信号，经多路DAC模块对外输出，并接收多路ADC模块转换后的ATC应答信号进行测试；在所述DME工作模式下，所述FPGA处理器用于对多路ADC模块输入的DME询问信号的询问参数进行测量，并延迟后产生DME应答信号，经多路DAC模块转换对外输出；同时，FPGA处理器产生MLS信号，经多路DAC模块转换后对外输出。
2.根据权利要求1所述的一种用于ATC和DME测试系统的数字信号处理模块，其特征在于：所述数字信号处理模块还包括挂载于所述FPGA处理器上的一个DDR3模块和两个DDR4模块。
3.根据权利要求1所述的一种用于ATC和DME测试系统的数字信号处理模块，其特征在于：所述数字信号处理模块还包括与FPGA处理器连接的PCIE总线背板连接器。
4.根据权利要求1所述的一种用于ATC和DME测试系统的数字信号处理模块，其特征在于：所述数字信号处理模块还包括两路光输入通道；每一路所述的光输入通道均包括光输入接口和光电转换器；
每一路所述的光输入通道中，所述光电转换器的输入均与该通道的光输入接口连接，所述光电转换器的输出端与FPGA处理器连接。
5.根据权利要求1所述的一种用于ATC和DME测试系统的数字信号处理模块，其特征在于：所述数字信号处理模块还包括时钟模块，所述时钟模块包括外部参考时钟输入端口、内部参考时钟、第一时钟选择开关、锁相环频率合成器、第二时钟选择开关、采样时钟输入端口、第一时钟驱动模块、采样时钟输出端口、16分频器、第三时钟选择开关、同步时钟输入端口、同步时钟输出端口和第二时钟驱动模块；
所述第一时钟选择开关的第一输入端与外部时钟输入端口连接，所述第一时钟选择开关的第二输入端与内部参考时钟连接，所述第一时钟选择开关的输出端与锁相环频率合成器连接；所述第二时钟选择开关的第一输入端与所述锁相环频率合成器的输出端连接，第二时钟选择开关的第二输入端与采样时钟输入端口连接，第二时钟选择开关的输出端与第一时钟驱动模块连接，所述第一时钟驱动模块的输出端分别与多路ADC模块和采样时钟输出端口连接；所述锁相环频率合成器的输出端还通过16分频器与第三时钟选择开关的第一输入端连接，所述第三时钟选择开关的第二输入端与同步时钟输入端口连接，第三时钟选择开关的输出端与第二时钟驱动模块连接，所述第二时钟驱动模块的输出端分别与FPGA处理器和同步时钟输出端口连接。
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