CN110068809A - 一种用于相控阵雷达的波控处理模块 - Google Patents

一种用于相控阵雷达的波控处理模块 Download PDF

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Abstract

本发明公开了一种用于相控阵雷达的波控处理模块,包括第一FPGA处理器、第二PFGA处理器和射频TR模块连接器；所述射频TR模块连接器，用于连接多路射频TR模块；所述第二FPGA处理器，将各路射频TR模块的射频移相、衰减数据，与对应的波束指向控制码按照地址信息存储于SRAM存储器中，并接收来自上位机的波束控制指令，解析出各路射频TR模块所需的衰减、移相的信息，以查表的方式，从SARM存储器中查表得到对应波束指向控制码，传输给第一PFGA处理器；所述第一FPGA处理器，用于对射频TR模块连接器上连接的各路射频TR模块进行移相、衰减控制。本发明采用查表的方式获取波束指向控制码，能够有效降低处理器的运算复杂度，进而降低处理器的数据处理负担，提高波束控制响应的速度。

Description

一种用于相控阵雷达的波控处理模块
技术领域
本发明涉及相控阵雷达技术，特别是涉及一种用于相控阵雷达的波控处理模块。
背景技术
在通信、雷达和空间探测等领域，相控阵雷达的应用已经越来越广泛且逐渐成为发展的主流。作为相控阵雷达的关键且特有的部分，波束控制技术直接影响着系统功能和效能的发挥，并在不断的更新换代过程中，对波束控制的准确性和灵活性要求越来越高；
传统的波束控制，往往需要根据上位机的波束控制指令，解析出射频TR模块所需的衰减、移相的信息，再结合各个射频TR模块的具体情况，生成对应的控制码，由于不同射频TR模块由于个体区别，其所需的控制码可能有所区别，在每次工作过程中，都针对各个射频TR模块进行控制码计算和生成，将带来大量的运算负担，且数据处理较为繁琐不便。
发明内容
本发明的目的在于克服现有技术的不足，提供一种用于相控阵雷达的波控处理模块。
本发明的目的是通过以下技术方案来实现的：一种用于相控阵雷达的波控处理模块，包括第一FPGA处理器、第二PFGA处理器和射频TR模块连接器；
所述第一FPGA处理器分别与射频TR模块连接器和第二FPGA处理器连接；所述第二FPGA处理器上连接有SRAM存储器，第二FPGA处理器还与外部的上位机连接；
所述射频TR模块连接器，用于连接多路射频TR模块；
所述第二FPGA处理器，将各路射频TR模块的射频移相、衰减数据，与对应的波束指向控制码按照地址信息存储于SRAM存储器中，并接收来自上位机的波束控制指令，解析出各路射频TR模块所需的衰减、移相的信息，以查表的方式，从SARM存储器中查表得到对应波束指向控制码，传输给第一PFGA处理器；
所述第一FPGA处理器，用于根据来自第二FPGA处理器的波束指向控制码，对射频TR模块连接器上连接的各路射频TR模块进行移相、衰减控制。
优选地，所述第一FPGA处理器和第二FPGA处理器之间通过LVDS总线连接；优选地，所述第二FPGA处理器通过RS232收发器或RS485收发器与外部的上位机连接；所述第一FPGA处理器和第二FPGA处理器上均连接有DDR3存储器；所述第一FPGA处理器和第二FPGA处理器上均连接有FLASH存储器；所述第一FPGA处理器和第二FPGA处理器上均连接有JTAG连接器。
优选地，所述波控处理模块还包括晶振和时钟芯片，所述晶振的输出端与时钟芯片连接，时钟芯片的输出端分别与第一FPGA处理器和第二FPGA处理器连接，为第一FPGA处理器和第二FPGA处理器提供同步的参考时钟；所述晶振的输出频率为40MHZ。
本发明的有益效果是：第二FPGA处理器采用查表的方式获取波束指向控制码，传输给第一FPGA处理器对各路射频TR模块的移相、衰减控制，有效降低了处理器的运算复杂度，进而降低处理器的数据处理负担，提高波束控制响应的速度。
附图说明
图1为本发明的系统原理框图。
具体实施方式
下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。
如图1所示，一种用于相控阵雷达的波控处理模块，包括第一FPGA处理器、第二PFGA处理器和射频TR模块连接器；
所述第一FPGA处理器分别与射频TR模块连接器和第二FPGA处理器连接；所述第二FPGA处理器上连接有SRAM存储器，第二FPGA处理器还与外部的上位机连接；
所述射频TR模块连接器，用于连接多路射频TR模块；
所述第二FPGA处理器，将各路射频TR模块的射频移相、衰减数据，与对应的波束指向控制码按照地址信息存储于SRAM存储器中，并接收来自上位机的波束控制指令，解析出各路射频TR模块所需的衰减、移相的信息，以查表的方式，从SARM存储器中查表得到对应波束指向控制码，传输给第一PFGA处理器；
所述第一FPGA处理器，用于根据来自第二FPGA处理器的波束指向控制码，对射频TR模块连接器上连接的各路射频TR模块进行移相、衰减控制。
在本申请的实施例中，所述第二FPGA处理器，还能够向上位机上报自身或者射频模块的各类工作状态；所述第一FPGA处理器和第二FPGA处理器之间通过LVDS总线连接；优选地，所述第二FPGA处理器通过RS232收发器或RS485收发器与外部的上位机连接；所述第一FPGA处理器和第二FPGA处理器上均连接有DDR3存储器作为内存；所述第一FPGA处理器和第二FPGA处理器上均连接有FLASH存储器，用于固化FPGA的程序；所述第一FPGA处理器和第二FPGA处理器上均连接有JTAG连接器作为调试接口。
在本申请的实施例中，所述波控处理模块还包括晶振和时钟芯片，所述晶振的输出端与时钟芯片连接，时钟芯片的输出端分别与第一FPGA处理器和第二FPGA处理器连接，为第一FPGA处理器和第二FPGA处理器提供同步的参考时钟；所述晶振的输出频率为40MHZ。
综上，本发明采用第一FPGA处理器与第二FPGA处理器相结合进行波控处理，第二FPGA处理器采用查表的方式获取波束指向控制码，传输给第一FPGA处理器对各路射频TR模块的移相、衰减控制，有效降低了处理器的运算复杂度，进而降低处理器的数据处理负担，提高波束控制响应的速度。
最后需要说明的是，上述说明示出并描述了本发明的优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (8)

1.一种用于相控阵雷达的波控处理模块，其特征在于：包括第一FPGA处理器、第二PFGA处理器和射频TR模块连接器；
所述第一FPGA处理器分别与射频TR模块连接器和第二FPGA处理器连接；所述第二FPGA处理器上连接有SRAM存储器，第二FPGA处理器还与外部的上位机连接；
所述射频TR模块连接器，用于连接多路射频TR模块；
所述第二FPGA处理器，将各路射频TR模块的射频移相、衰减数据，与对应的波束指向控制码按照地址信息存储于SRAM存储器中，并接收来自上位机的波束控制指令，解析出各路射频TR模块所需的衰减、移相的信息，以查表的方式，从SARM存储器中查表得到对应波束指向控制码，传输给第一PFGA处理器；
所述第一FPGA处理器，用于根据来自第二FPGA处理器的波束指向控制码，对射频TR模块连接器上连接的各路射频TR模块进行移相、衰减控制。
2.根据权利要求1所述的一种用于相控阵雷达的波控处理模块，其特征在于：所述第一FPGA处理器和第二FPGA处理器之间通过LVDS总线连接。
3.根据权利要求1所述的一种用于相控阵雷达的波控处理模块，其特征在于：所述第二FPGA处理器通过RS232收发器或RS485收发器与外部的上位机连接。
4.根据权利要求1所述的一种用于相控阵雷达的波控处理模块，其特征在于：所述第一FPGA处理器和第二FPGA处理器上均连接有DDR3存储器。
5.根据权利要求1所述的一种用于相控阵雷达的波控处理模块，其特征在于：所述第一FPGA处理器和第二FPGA处理器上均连接有FLASH存储器。
6.根据权利要求1所述的一种用于相控阵雷达的波控处理模块，其特征在于：所述第一FPGA处理器和第二FPGA处理器上均连接有JTAG连接器。
7.根据权利要求1所述的一种用于相控阵雷达的波控处理模块，其特征在于：所述波控处理模块还包括晶振和时钟芯片，所述晶振的输出端与时钟芯片连接，时钟芯片的输出端分别与第一FPGA处理器和第二FPGA处理器连接，为第一FPGA处理器和第二FPGA处理器提供同步的参考时钟。
8.根据权利要求1所述的一种用于相控阵雷达的波控处理模块，其特征在于：所述晶振的输出频率为40MHZ。
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