CN111257860A - 一种基于fpga的相控阵列天线控制系统 - Google Patents

一种基于fpga的相控阵列天线控制系统 Download PDF

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Abstract

本发明涉及一种基于FPGA的相控阵列天线控制系统，包括印制在天线面板上的计算层、执行层和驱动层；所述计算层将串行控制信息送入执行层；所述执行层接收到来自计算层的串行数据后，将其分频缓存并输出外部触发信号，对同步更新信号互联后随编码信息输出，送入驱动层；所述驱动层给天线面板提供电平，以及对天线通道的幅度步进控制和相位步进控制。本发明通过控制天线通道的多比特移相器，拓展了天线的相位变化范围，提高了相控阵天线的波束精度。

Description

一种基于FPGA的相控阵列天线控制系统
技术领域
本发明涉及一种基于FPGA的相控阵列天线控制系统，属于相控阵列天线技术领域。
背景技术
相控阵列天线由于具备波束扫描、波束赋形、波束捷变等可控波束的特性，在军用及民用雷达领域取得了广泛的应用。近些年来，研究人员对基于微波二极管的相控阵列天线做了大量的工作，如中国专利201710039838.5提出数字相控电磁表面，通过控制天线单元上二极管的通断来改变其反射或透射相位，进而实现阵列天线的波束控制。当前的二极管开关状态切换控制往往多采用单片机+DSP的方式实现，而中国专利201920424727.0提出了一种基于FPGA的二极管阵列在线同步控制系统，克服了二极管开关切换速度慢等缺点，实现了对二极管阵列单元同步快速控制。但以上研究均建立在对天线单元状态的控制上，由于受限于单元的比特数，因此相控阵存在相位精度低、扫描精度差等缺点，在实际使用中受到限制。除此之外，作为相控阵的心脏——相控阵控制系统，仅仅实现对二极管的开关控制是不够的，还需要具备波束成形算法、温度补偿、幅度补偿等功能，这在以往的文献中均未见体现，离实用尚存在差距。
FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
随机存取存储器（英语：Random Access Memory，缩写：RAM），也叫主存，是与CPU直接交换数据的内部存储器。它可以随时读写（刷新时除外），而且速度很快，通常作为操作系统或其他正在运行中的程序的临时数据存储介质。RAM工作时可以随时从任何一个指定的地址写入（存入）或读出（取出）信息。
发明内容
为了解决上述技术问题，本发明提供一种基于FPGA的相控阵列天线控制系统，是以FPGA为核心控制单元的相控阵天线控制系统，具备波束成形算法、幅度相位控制、温度补偿等完整功能，其具体技术方案如下：
一种基于FPGA的相控阵列天线控制系统，包括印制在天线面板上的计算层、执行层和驱动层；所述计算层将串行控制信息送入执行层；所述执行层接收到来自计算层的串行数据后，将其分频缓存并输出外部触发信号，对同步更新信号互联后随编码信息输出，送入驱动层；所述驱动层给天线面板提供电平，以及对天线通道的幅度步进控制和相位步进控制。
进一步的，所述计算层包括FPGA、CPU、GPU和RAM，实现波束成形的算法控制、运动规划及插补、IO信号分发、惯导信号处理；所述RAM分别与FPGA和CPU或GPU连接，给FPGA和CPU或GPU提供共享内存，所述FPGA通过485总线连接执行层；
所述CPU由若干个CPU串并联组装而成，所述GPU分别由若干个GPU串并联组装而成。
进一步的，所述计算层还设置有USB接口、UART接口、GPIO接口、SPI接口、HPMI接口和AUDIO接口，所述USB接口、UART接口、GPIO接口、SPI接口、HPMI接口和AUDIO接口均同时连接CPU和GPU。
进一步的，所述FPGA还设置有SPI接口和JTAG接口，SPI接口为板间数字模块通信口，JTAG接口为程序下载口。
进一步的，所述执行层包括相互连接的FPGA和ARM，FPGA主要负责逻辑控制，ARM负责程序存储和加载控制，所述FPGA通过485转换器连接来自计算层的485总线，接收计算层的指令，所述FPGA通过两个IO接口和一个SPI接口与驱动层连接。
进一步的，所述执行层的ARM的型号选用STM32，所述ARM内置存储器，同时设置有扩展接口。
进一步的，所述执行层的FPGA还连接有备用SPI接口、ADC接口、VGA接口、Ethernet接口和UART接口，
所述备用SPI接口用于实现外部指令接入控制，便于实现相控阵的人工干预；ADC接口用于连接传感器使用；VGA接口用于连接显示器使用；Ethernet接口用于实现控制程序升级； UART接口用以接收状态指令。
进一步的，所述驱动层分别与天线通道和执行层连接，包括驱动电路模块和TR组件模块，所述驱动电路模块包括相互连接的驱动单元和IO接口， 驱动电路模块的IO接口与执行层的一个IO接口连接，驱动单元与天线通道连接；
所述TR组件模块一端通过SPI接口与执行层的SPI接口连接，另一端与若干个天线通道连接；
每个所述天线通道上均设置有180°移相器通道、90°移相器通道和45°移相器通道。
进一步的，所述驱动层还设置有温度传感器和电压传感器，所述温度传感器或电压传感器通过各自的ADC采样模块连接IO接口，所述IO接口连接执行层的IO接口，执行层的IO接口接收驱动层的温度传感器信号，根据天线通道的工作温度，做温度相位补偿措施。
进一步的，所述TR组件模块根据需要设置若干个并行的TX组件、RX组件或TR组件，每个所述TX组件、RX组件或TR组件均包括顺次串联的低噪声放大器、移相器、VGA可变增益放大器、数控衰减器，所述低噪声放大器连接天线通道，数控衰减器连接射频接口，低噪声放大器、移相器、VGA可变增益放大器、数控衰减器同时通过一个SPI接口与执行层的SPI接口连接
本发明的工作原理是：
计算层可以实现波束成形的算法控制、运动规划及插补、IO信号分发、惯导信号处理等功能，其中核心功能为波束成形算法，采用查表结合优化算法，以典型波束的幅度相位表为初值，根据优化算法如粒子群（PSO）或人工智能（AI）算法，算法的工作原理为：根据不同的工作体制，会对天线的波束宽度、旁瓣、包络、最小波束跃度、等指标有不同的要求；在训练服务器上预训练完成针对不同应用场景和技术指标匹配的算法，然后将算法烧录到片上FPGA里，由片上FPGA发出计算需求【FPGA+GPU联合工作，FPGA负责计算资源调度，CPU和GPU负责浮点运算和输出数值】得到的结果，由FPGA发送到执行层，综合出阵面单元（天线通道）的幅度和相位要求，采用工业级的CPU和GPU实现毫秒级甚至微秒级的响应速度。计算层提供Ethernet接口，实现核心算法及程序远程自主升级。
执行层通过485总线和计算层连接，接收计算层的指令。执行层的FPGA主要负责逻辑控制，ARM（STM32）负责程序存储和加载控制。此外执行层提供IO接口，接收驱动层的温度传感器信号，根据天线通道的工作温度，做温度相位补偿措施；提供Ethernet接口，实现控制程序远程自主升级；提供SPI接口，实现外部指令接入控制，便于实现相控阵的人工干预；提供PSMC接口，用以接收状态指令，例如实现无线电静默。
驱动层分别与天线通道和执行层连接。由于天线面板的二极管需要5V电压和10mA的驱动电流，从执行层的IO口输出的信号电平难以满足驱动要求，为保证天线面板的有效控制，设计了以运算放大器为核心部件的驱动电路模块。而TR组件模块，将根据需要设置TX组件、RX组件或TR组件，其包括低噪声放大器、移相器、VGA可变增益放大器、数控衰减器，可以实现对天线通道的幅度步进控制和相位步进控制，进而满足实现特殊波束要求。驱动层将相位控制信号送入天线通道，改变基于二极管的移相器的工作状态，从而实现天线通道的相位控制。
本发明的有益效果是：
1、本发明采用现有的商用工业级元器件，可以实现波束的快速控制；
2、本发明采用了TR组件，可以根据需要对天线通道进行幅相补偿控制；
3、本发明通过控制天线通道的多比特移相器（即天线通道上无源部分是3个串联的移相器：180度固定移相器、90度固定移相器、45度固定或者液晶移相器【无级调相】），拓展了天线的相位变化范围，提高了相控阵天线的波束精度；
4、本发明充分考虑了天线通道工作温度补偿、人工干预等实际使用需求，非常利于产品化。
附图说明
图1是本发明的逻辑功能框图，
图2是本发明计算层的功能模块连接框图，
图3是本发明执行层、驱动层的功能模块连接框图。
具体实施方式
现在结合附图对本发明作进一步详细的说明。
如图1所示，本发明的相控阵天线控制系统主要分为三个功能层：计算层、执行层、驱动层。
结合图2和3，计算层包括FPGA、CPU、GPU、RAM，计算层可以实现波束成形的算法控制、运动规划及插补、IO信号分发、惯导信号处理等功能，其中核心功能为波束成形算法，采用查表结合优化算法，以典型波束的幅度相位表为初值，根据优化算法如粒子群（PSO）或人工智能（AI）算法，综合出阵面单元（天线通道）的幅度和相位要求，采用工业级的CPU和GPU实现毫秒级甚至微秒级的响应速度。
执行层通过RS485总线和计算层连接，接收计算层的指令。执行层主要包括FPGA和STM32，FPGA主要负责逻辑控制，STM32负责程序存储和加载控制。此外执行层提供IO接口，接收温度传感器信号，根据天线的工作温度，做温度相位补偿措施；提供Ethernet接口，实现控制程序升级；提供SPI接口，实现外部指令接入控制，便于实现相控阵的人工干预；提供PSMC接口，用以接收状态指令，例如实现无线电静默。
驱动层分别与天线通道和执行层连接，主要包括驱动电路模块和TR组件模块。由于天线面板的二极管需要5V电压和10mA的驱动电流，从执行层IO口输出的信号电平难以满足驱动要求，为保证天线面板的有效控制，设计了以运算放大器为核心部件的驱动电路模块。驱动电路模块给每个天线通道都供电。而TR组件模块，将根据需要设置TX组件、RX组件或TR组件，其包含低噪声放大器、移相器、VGA可变增益放大器、数控衰减器，可以实现对天线通道的幅度步进控制和相位步进控制，进而满足实现特殊波束要求。驱动层将相位控制信号送入天线通道，改变基于二极管的移相器的工作状态，从而实现天线的相位控制。
以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。

Claims (10)

1.一种基于FPGA的相控阵列天线控制系统，其特征在于：包括印制在天线面板上的计算层、执行层和驱动层；所述计算层将串行控制信息送入执行层；所述执行层接收到来自计算层的串行数据后，将其分频缓存并输出外部触发信号，对同步更新信号互联后随编码信息输出，送入驱动层；所述驱动层给天线面板提供电平，以及对天线通道的幅度步进控制和相位步进控制。
2.根据权利要求1所述的基于FPGA的相控阵列天线控制系统，其特征在于：所述计算层包括FPGA、CPU、GPU和RAM，实现波束成形的算法控制、运动规划及插补、IO信号分发、惯导信号处理；所述RAM分别与FPGA和CPU或GPU连接，给FPGA和CPU或GPU提供共享内存，所述FPGA通过485总线连接执行层；
所述CPU由若干个CPU串并联组装而成，所述GPU由若干个GPU串并联组装而成。
3.根据权利要求2所述的基于FPGA的相控阵列天线控制系统，其特征在于：所述计算层还设置有USB接口、UART接口、GPIO接口、SPI接口、HPMI接口和AUDIO接口，所述USB接口、UART接口、GPIO接口、SPI接口、HPMI接口和AUDIO接口均同时连接CPU和GPU。
4.根据权利要求2所述的基于FPGA的相控阵列天线控制系统，其特征在于：所述FPGA还设置有SPI接口和JTAG接口，SPI接口为板间数字模块通信口，JTAG接口为程序下载口。
5.根据权利要求2所述的基于FPGA的相控阵列天线控制系统，其特征在于：所述执行层包括相互连接的FPGA和ARM，FPGA主要负责逻辑控制，ARM负责程序存储和加载控制，所述FPGA通过485转换器连接来自计算层的485总线，接收计算层的指令，所述FPGA通过两个IO接口和一个SPI接口与驱动层连接。
6.根据权利要求5所述的基于FPGA的相控阵列天线控制系统，其特征在于：所述执行层的ARM的型号选用STM32，所述ARM内置存储器，同时设置有扩展接口。
7.根据权利要求5所述的基于FPGA的相控阵列天线控制系统，其特征在于：所述执行层的FPGA还连接有备用SPI接口、ADC接口、VGA接口、Ethernet接口和UART接口，
所述备用SPI接口用于实现外部指令接入控制，便于实现相控阵的人工干预；ADC接口用于连接传感器使用；VGA接口用于连接显示器使用；Ethernet接口用于实现控制程序升级； UART接口用以接收状态指令。
8.根据权利要求1所述的基于FPGA的相控阵列天线控制系统，其特征在于：所述驱动层分别与天线通道和执行层连接，包括驱动电路模块和TR组件模块，所述驱动电路模块包括相互连接的驱动单元和IO接口， 驱动电路模块的IO接口与执行层的一个IO接口连接，驱动单元与天线通道连接；
所述TR组件模块一端通过SPI接口与执行层的SPI接口连接，另一端与若干个天线通道连接；
每个所述天线通道上均设置有180°移相器通道、90°移相器通道和45°移相器通道。
9.根据权利要求8所述的基于FPGA的相控阵列天线控制系统，其特征在于：所述驱动层还设置有温度传感器和电压传感器，所述温度传感器或电压传感器通过各自的ADC采样模块连接IO接口，所述IO接口连接执行层的IO接口，执行层的IO接口接收驱动层的温度传感器信号，根据天线通道的工作温度，做温度相位补偿措施。
10.根据权利要求8所述的基于FPGA的相控阵列天线控制系统，其特征在于：所述TR组件模块根据需要设置若干个并行的TX组件、RX组件或TR组件，每个所述TX组件、RX组件或TR组件均包括顺次串联的低噪声放大器、移相器、VGA可变增益放大器、数控衰减器，所述低噪声放大器连接天线通道，数控衰减器连接射频接口，低噪声放大器、移相器、VGA可变增益放大器、数控衰减器同时通过一个SPI接口与执行层的SPI接口连接。
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