CN105573190A - 波束控制系统 - Google Patents
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Abstract
本发明公开了一种波束控制系统，包括：第一通信接口、组件控制接口和FPGA处理器，其中，第一通信接口，与所述FPGA处理器相连，用于与基带分机通信；组件控制接口，与所述FPGA处理器相连，用于与射频组件通信；FPGA处理器，用于根据所述基带分机的输出信号进行波束控制处理，并将所述波束控制处理得到的信号输出到所述射频组件。通过本发明，选用FPGA处理器作为波束控制的处理芯片，能实现波束控制的高速处理，且FPGA处理器具有丰富的I/O资源，避免了因射频组件接口过多使得波束控制系统连接线过多的问题，实现波束控制系统的小型化。
Description
技术领域
本发明涉及天线领域，具体而言，涉及一种波束控制系统。
背景技术
目前，为了实现天基测控，要求天线波束扫描具有快速、灵活和高增益等特性，相控阵天线能够及其灵活、迅速地改变波束的指向，这一特性是通过相控阵天线的波束控制系统来实现的。
波束控制系统是相控阵天线所特有的部分，它取代了机械扫描天线中的伺服驱动系统，是相控阵天线搜索与跟踪的一个关键环节，直接影响天线系统功能和效能的发挥。
随着技术的发展，对波束控制系统的体积要求越来越严苛，要求波束控制系统体积小，能较小的占用空间跟射频组件装在一起。
针对相关技术中如何使得波束控制系统小型化的问题，目前尚未提出有效的解决方案。
发明内容
针对相关技术中如何使得波束控制系统小型化的问题，本发明提供了一种波束控制系统，以至少解决上述问题。
本发明提供了一种波束控制系统，包括：第一通信接口、组件控制接口和现场可编程门阵列(Field－ProgrammableGateArray，简称为FPGA)处理器，其中，所述第一通信接口，与所述FPGA处理器相连，用于与基带分机通信；所述组件控制接口，与所述FPGA处理器相连，用于与射频组件通信；所述FPGA处理器，用于根据所述基带分机的输出信号进行波束控制处理，并将所述波束控制处理得到的信号输出到所述射频组件。
可选地，所述基带分机的输出信号为天线波束指向；所述波束控制系统还包括：校准数据存储器，与所述FPGA处理器相连，用于存储所述射频组件的各个射频通道的校准数据；所述FPGA处理器，用于根据所述天线波束指向解析得到所述射频组件的各个射频通道的波束控制码，从所述校准数据存储器读取所述校准数据对所述波束控制码进行补偿，并将补偿后的波束控制码下发到所述射频组件的所述各个射频通道。
可选地，所述基带分机的输出信号为惯导信息；所述波束控制系统还包括：ARM(AdvancedRISCMachines)处理器，位于所述FPGA处理器和所述第一通信接口之间，与所述FPGA处理器和所述第一通信接口相连，用于根据所述惯导信息解析得到所述天线波束指向。
可选地，所第一通信接口为高速串化器/解串器(SERializer/DESerializer，简称为SERDES)接口。
可选地，所述第一通信接口，还用于与调试测试工控机通信。
可选地，所述波束控制系统还包括：第二通信接口，与所述FPGA处理器相连，用于与调试测试工控机通信。
可选地，所述的波束控制系统还包括：外部程序下载模块，与所述FPGA处理器相连，用于下载或更新所述FPGA处理器的加载程序，将所述加载程序存储至所述FPGA处理器的闪存FLASH中。
通过本发明，选用FPGA处理器作为波束控制的处理芯片，能实现波束控制的高速处理，且FPGA处理器具有丰富的I/O资源，避免了因射频组件接口过多使得波束控制系统连接线过多的问题，实现波束控制系统的小型化。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是根据本发明实施例的波束控制系统的示意图；
图2是根据本发明实施例的一种可选波束控制系统的示意图；以及
图3是根据本发明实施例的另一可选波束控制系统的示意图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
图1是根据本发明实施例的波束控制系统的示意图，如图1所示，该系统主要包括：第一通信接口1、组件控制接口2和FPGA处理器3，其中，第一通信接口1，与FPGA处理器3相连，用于与基带分机通信；组件控制接口2，与FPGA处理器3相连，用于与射频组件通信；FPGA处理器3，用于根据基带分机的输出信号进行波束控制处理，并将波束控制处理得到的信号输出到射频组件。
通过本发明，选用FPGA处理器作为波束控制的处理芯片，能实现波束控制的高速处理，且FPGA处理器具有丰富的I/O资源，避免了因射频组件接口过多使得波束控制系统连接线过多的问题，实现波束控制系统的小型化。
在本发明实施例的一个实施方式中，基带分机的输出信号为天线波束指向。波束控制系统还可以包括：校准数据存储器，与FPGA处理器3相连，用于存储射频组件的各个射频通道的校准数据；FPGA处理器3，用于根据天线波束指向解析得到所述射频组件的各个射频通道的波束控制码，从校准数据存储器读取所述校准数据对所述波束控制码进行补偿，并将补偿后的波束控制码下发到射频组件的各个射频通道。
在本发明实施例的另一个实施方式中，基带分机的输出信号为惯导信息。此时，还需要对惯导信息进行处理，以得到天线波束指向。为了避免FPGA处理器3做过多处理，从而增加FPGA处理器的体积和成本。在本发明实施例的一个可选实施方式中，如图2所示，波束控制系统还可以包括：ARM处理器4，位于FPGA处理器3和第一通信接口1之间，与FPGA处理器3和第一通信接口1相连，用于根据上述惯导信息解析得到天线波束指向。
在本发明实施例的一个可选实施方式中，第一通信接口1为高速SERDES接口。通过该可选实施方式，使用了SEDES高速传输技术实现与基带分机的高速数据交互，缩短了基带分机给波束控制系统下发波束切换指令的时间。
在本发明实施例的一个可选实施方式中，第一通信接口1，还用于与调试测试工控机通信。此时，调试测试工控机与基带分机复用第一通信接口1。
在本发明实施例的另一个可选实施方式中，波束控制系统还可以包括：第二通信接口，与FPGA处理器3相连，用于与调试测试工控机通信。此时，调试测试工控机与基带分机通过不同的通信接口与FPGA处理器或ARM处理通信。
为了便于FPGA处理器的更新，在本发明实施例的一个可选实施方式中，波束控制系统还可以包括：外部程序下载模块，与FPGA处理器3相连，用于下载或更新FPGA处理器3的加载程序，将该加载程序存储至FPGA处理器3的闪存FLASH中。通过该实施方式，实现了不拆机，在机箱外对波束控制系统的程序更新。
在本发明实施例的一个可选实施方式中，电源模块，可以将相控阵电源轨道转换到波束控制系统所需电源轨道，为整个系统提供3.3V、2.5V、1.8V、1.2V、1V直流电源，满足系统的用电需求。同时，为给射频组件供电提供电流通路。
本发明实施例中未描述的部分均可以采用公知的结构，在此不作赘述。
下面对本发明实施例的一个可选实施方式进行描述。
图3是根据本发明实施例的另一可选波束控制系统的示意图，如图3所示，该波束控制系统，包括：与基带分机及调试测试工控机通信接口模块、电源模块、处理器模块、校准数据存储模块、组件控制接口模块和外部程序下载模块。
可选地，与基带分机及调试测试工控机通信接口模块包括：与基带分机高速全双工通信的SERDES接口电路，以及与调试测试工控机全双工通信的RS-422接口电路。
电源模块，可以将相控阵电源系统的供电变换为波束控制系统所需的各个电源轨道，同时给射频组件提供电源通路的电路。
处理器模块，为波束控制系统核心处理部分，用于完成波束指向的结算、校准数据补偿以及射频组件状态监控。处理器模块主要包括：FPGA处理器、ARM、晶振、配置FLASH。ARM主要完成坐标系变换，根据惯导信息解算出相控阵天线的波束指向。FPGA处理器主要将ARM解算出的天线波束指向解算出射频组件各个射频通道的波束控制码，并从校准数据存储器读取校准数据，对解算出的波束控制码进行补偿，并将补偿后的波束控制码下发到射频组件的各个射频通道，同时还可以监测射频组件的温度值，超出预设温度向基带分机或上位机发送报警信息。
校准数据存储模块，为并行读写FLASH，用于存储射频组件各个射频通道关于不同温度、不同频点、不同功率相位校准值和幅度校准值的数据存储电路。
组件控制接口模块，是将处理器模块解算出的射频组件的波束控制码下发给各个射频组件的接口电平变换电路。
外部程序下载模块，其核心处理芯片CPLD通过RS-485芯片接收上位机的更新程序数据流，并将更新程序写入程序存储器FLASH中。从而能在不开盖的情况下从外部完成波束控制系统的程序版本更新。
从以上的描述中，可以看出，本发明实现了如下技术效果：
1)使用SEDES高速传输技术实现与基带分机的高速数据交互，缩短了基带分机给波束控制系统下发波束切换指令的时间；
2)选用FPGA处理器作为波束解算的处理芯片，能实现波束控制码高速下发给射频组件，且FPGA处理器具有丰富的IO资源，实现了低功耗、小体积的设计，同时FPGA处理器使用查表法实现波束控制码的结算，缩短了波束解算的时间；
3)通过外部下载模块，实现了不拆机，在机箱外对波束控制系统的程序更新。
显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种波束控制系统，其特征在于，包括：第一通信接口、组件控制接口和现场可编程门阵列FPGA处理器，其中，
所述第一通信接口，与所述FPGA处理器相连，用于与基带分机通信；
所述组件控制接口，与所述FPGA处理器相连，用于与射频组件通信；
所述FPGA处理器，用于根据所述基带分机的输出信号进行波束控制处理，并将所述波束控制处理得到的信号输出到所述射频组件。
2.根据权利要求1所述的波束控制系统，其特征在于，所述基带分机的输出信号为天线波束指向；
所述波束控制系统还包括：校准数据存储器，与所述FPGA处理器相连，用于存储所述射频组件的各个射频通道的校准数据；
所述FPGA处理器，用于根据所述天线波束指向解析得到所述射频组件的各个射频通道的波束控制码，从所述校准数据存储器读取所述校准数据对所述波束控制码进行补偿，并将补偿后的波束控制码下发到所述射频组件的所述各个射频通道。
3.根据权利要求2所述的波束控制系统，其特征在于，所述基带分机的输出信号为惯导信息；所述波束控制系统还包括：
ARM处理器，位于所述FPGA处理器和所述第一通信接口之间，与所述FPGA处理器和所述第一通信接口相连，用于根据所述惯导信息解析得到所述天线波束指向。
4.根据权利要求1至3中任一项所述的波束控制系统，其特征在于，所第一通信接口为高速串化器/解串器SERDES接口。
5.根据权利要求4所述的波束控制系统，其特征在于，所述第一通信接口，还用于与调试测试工控机通信。
6.根据权利要求4所述的波束控制系统，其特征在于，所述波束控制系统还包括：第二通信接口，与所述FPGA处理器相连，用于与调试测试工控机通信。
7.根据权利要求1至3中任一项所述的波束控制系统，其特征在于，还包括：外部程序下载模块，与所述FPGA处理器相连，用于下载或更新所述FPGA处理器的加载程序，将所述加载程序存储至所述FPGA处理器的闪存FLASH中。
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