CN117134792A - 基于fpga控制的k波段相控阵波控系统 - Google Patents

基于fpga控制的k波段相控阵波控系统 Download PDF

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CN117134792A CN202311398723.7A CN202311398723A CN117134792A CN 117134792 A CN117134792 A CN 117134792A CN 202311398723 A CN202311398723 A CN 202311398723A CN 117134792 A CN117134792 A CN 117134792A
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Abstract

本发明涉及相控阵波控系统技术领域,公开了基于FPGA控制的K波段相控阵波控系统，包括主控计算机和天线阵列、至少两个并列的FPGA波控处理单元、千兆交换机、至少两个T/R组件，每一个FPGA波控处理单元通过千兆网线连接在千兆交换机上，FPGA波控处理单元通过UDP/IP协议栈作为高速总线接口连接千兆交换机；每一个T/R组件与一个FPGA波控处理单元一一对应，并且每一组个T/R组件从其对应的FPGA波控处理单元接收并同步发送并行波控码数据至天线阵列。本发明的K波段相控阵波控系统，实现多路T/R组件波束控制的并行处理，最快可以在不超过1us内实现所有射频通道的布相操作和状态查询操作，满足了K波段相控阵波控系统大阵列快速波控的需求，而且适用于国产芯片安全性能高。

Description

基于FPGA控制的K波段相控阵波控系统
技术领域
发明涉及相控阵波控系统技术领域，特别是涉及基于FPGA控制的K波段相控阵波控系统。
背景技术
本部分的陈述仅仅是提供与发明公开的相关的背景技术，不必然构成在先技术。
相控阵天线系统具有波束扫描快，波形变化灵活、功率孔径积大、易于小型化和固态化和共性设计、抗干扰能力强等特点，近年来得到各国的大力发展。而其波束控制系统又是实现波束电控扫描的核心设备。随着相控阵规模的日益增大，天线阵元数量增加到几百到几千个，对波控系统的架构设计要求越来越高，包括扫描速率、传输可靠性和可扩展性都有相应的要求，合格的相控阵波控系统必须能够满足这些苛刻的需求。
当前的相控阵波控系统通常会采用单片机、DSP芯片来设计，单片机通常不参与计算波控码，仅仅是根据接收到的波控码布相。由于单片机和DSP都需要借助软件指令实现计算和布相操作，也就是串行式操作，当波控系统需要管控的射频通道太多时，将很难实现系统快速波控的目标。另外，限于单片机的处理性能和硬件资源，通常会使用串行通信总线（如RS485、CAN等）来控制数量众多（几十台以上）的终端设备，其低速通信总线进一步降低了系统的实时性能。
本发明旨在解决的技术问题是：如何满足大阵列相控阵天线系统，阵列大小在200到1000路之间的快速波控的需求，以实现高速分布式控制、多通道并行逻辑处理的目标。
发明内容
为了克服上述现有技术的不足，发明提供了一种能够实现多路T/R组件波束控制的并行处理，最快可以在不超过1us内实现所有射频通道的布相操作和状态查询操作的基于FPGA控制的K波段相控阵波控系统。
发明所采用的技术方案是：基于FPGA控制的K波段相控阵波控系统，包括主控计算机和天线阵列，所述K波段相控阵波控系统还包括：
千兆交换机；和
至少两个并列的FPGA波控处理单元，每一个所述FPGA波控处理单元通过千兆网线连接在所述千兆交换机上，所述FPGA波控处理单元通过UDP/IP协议栈作为高速总线接口连接所述千兆交换机；和
至少两个T/R组件，每一个所述T/R组件与一个所述FPGA波控处理单元一一对应，并且每一组个所述T/R组件从其对应的所述FPGA波控处理单元接收并行波控码数据，并且将接收到的并行波控码数据同步发送至天线阵列。
在本技术方案中，每一个所述FPGA波控处理单元具有一个FPGA芯片和以太网接口电路、若干个SPI接口，所述以太网接口电路包括对接六类网线或超六类网线或七类网线的千兆RJ端子和千兆以太网PHY芯片。
在本技术方案中，每一个所述FPGA波控处理单元还具有：
电源电路，用于为所述FPGA波控处理单元提供所需要的不同电平值的稳定电源；和
FPGA下载电路，其具有FLASH芯片和下载器连接端子；和
预配置电路，用于存储与K波段相控阵波控系统相关的预配置信息；其中：所述预配置信息包括当前所述FPGA波控处理单元的IP/MAC地址信息。
在本技术方案中，所述FPGA芯片具有：
协议转换与波控处理模块，用于从网口接收UDP协议栈数据，并且对接收到的UDP协议数据进行解析，并且用于提取相应的模式控制码、波束控制的相位信息和幅度信息，以及用于根据提取的模式控制码实现相应的模式操作，并且用于把各个模式控制码发送给对应的波控码发送控制模块；以及
千兆网GEMAC和UDP/IP协议处理模块，所述千兆网GEMAC和UDP/IP协议处理模块包括千兆网GEMAC模块和UDP/IP协议栈，所述千兆网GEMAC模块对外的接口为GMII接口，所述UDP/IP协议栈模块允许用户对IP/MAC地址进行设置；和
状态寄存器模块,用于供给主控计算机的UDP/IP协议直接访问，实现主控计算机和所述FPGA波控处理单元之间的基本状态的信息交换；和
波控码发送控制模块，用于接收从所述协议转换与波控处理模块送出的波控码数据，然后按照与T/R组件约定好的SPI串口传输协议把波控码用SPI口时钟同步的SPI数据发送至天线阵列；以及
T/R组件状态查询模块，用于接收从所述协议转换与波控处理模块送出的T/R组件状态查询命令，并且按照约定好的SPI串口传输协议将T/R组件状态查询命令发送给其对应的所述T/R组件，并接收从所述T/R组件返回的状态信息。
在本技术方案中，所述T/R组件状态查询模块支持TTL信号直接控制和反馈。
在本技术方案中，所述协议转换与波控处理模块具有幅相控制状态和检测状态，其中：
在幅相控制状态时，所述协议转换与波控处理模块用于从所述以太网接口电路接收所述主控计算机发送的单通道幅相控制命令和多通道幅相控制命令，以及用于在进入幅相控制字提取状态从UDP数据包中提取单个通道或者多个通道的幅度控制字和相位控制字，进而把得到的信息存储到相应的状态寄存器模块中；
在检测状态下，所述协议转换与波控处理模块用于接收主控计算机发送的状态查询命令，并且用于通过向所述以太网接口电路的发送缓冲区提交发送申请信号，得到许可后才能把状态寄存器中的设备状态信息读取出来，并通过千兆网GEMAC和UDP/IP协议处理模块把读取到的状态信息发送出去。
在本技术方案中，所述协议转换与波控处理模块在幅相控制状态时，当幅相控制字提取完成后进入到SPI发送状态，随后根据与T/R组件移相调幅射频电路模块约定好的接口协议生成相应的SPI接口数据，所述SPI接口数据包括时钟信号、串行数据信号和串行片选、串行数据锁存信号。
在本技术方案中，所述FPGA波控处理单元和所述T/R组件的数量为4个及其以上。
与现有技术相比，发明的有益效果是：
1.采用并行的至少两路FPGA波控处理单元和T/R组件波束控制，波控处理单元与T/R组件之间采用准高速的多通道并行波控码传输架构，最快可以在不超过1us内实现所有射频通道的布相操作和状态查询操作，进一步确保了系统控制的时间性能；
2.波控处理单元和T/R组件之间使用多路并行的SPI串行接口协议，串行速率最高可达25Mbps，可以直接与波控的数字移相器和数字衰减器电路对接；
3.主控计算机和波控处理单元之间采用千兆以太网总线进行通信；数据通信协议使用有效载荷传输率更高的UDP/IP协议，以满足大阵列快速波控的需求；
4.该K波段相控阵波控系统适用于国产的中高端FPGA芯片PH1A100和基于千兆以太网UDP/IP协议的通信架构，显著提高了大规模相控阵系统中快速波束控制的效率。同时波控系统的主芯片国产化，也确保了相应产品系列对国防安全性的要求。
本发明的基于FPGA控制的K波段相控阵波控系统，实现多路T/R组件波束控制的并行处理，最快可以在不超过1us内实现所有射频通道的布相操作和状态查询操作，满足了K波段相控阵波控系统大阵列快速波控的需求，而且适用于国产芯片安全性能高。
附图说明
图1为基于FPGA控制的K波段相控阵波控系统的一个实施例的结构图；
图2为FPGA波控处理单元 300的一个实施例的结构图；
图3为FPGA芯片 310的一个实施例的结构图；
图4为K波段相控阵波控系统的波控命令解析状态机的解析状态图；
图5为K波段相控阵波控系统的仿真波形图；
其中：100-主控计算机，200-千兆交换机，300-FPGA波控处理单元，310-FPGA芯片，311-协议转换与波控处理模块，312-千兆网GEMAC和UDP/IP协议处理模块，313-状态寄存器模块，314-波控码发送控制模块，315-T/R组件状态查询模块；320-以太网接口电路，330-SPI接口，340-电源电路，350-FPGA下载电路，360-预配置电路；400-T/R组件，500-天线阵列。
具体实施方式
下面详细描述发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释发明，而不能理解为对发明的限制。
在发明的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述发明和简化描述，而不是指示或暗示所指的组合或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对发明的限制。另外，发明实施例的描述过程中，所有图中的“上”、“下”、“前”、“后”、“左”、“右”等器件位置关系，均以图1为标准。
如图1所示，基于FPGA控制的K波段相控阵波控系统，包括主控计算机100和天线阵列500，所述K波段相控阵波控系统还包括千兆交换机200、至少两个并列的FPGA波控处理单元300、至少两个T/R组件400，其中：
每一个所述FPGA波控处理单元300通过千兆网线连接在所述千兆交换机200上，所述FPGA波控处理单元300通过UDP/IP协议栈作为高速总线接口连接所述千兆交换机200；每一个所述T/R组件400与一个所述FPGA波控处理单元300一一对应，并且每一组个所述T/R组件400从其对应的所述FPGA波控处理单元300接收并行波控码数据，并且将接收到的并行波控码数据同步发送至天线阵列500。 该K波段相控阵波控系统的硬件电路的核心部分是FPGA波控处理单元300。至于另外的数字移相器、衰减器和通信传输网络，都是配合FPGA波控处理器才能实现整个波控功能的纯硬件器件或电缆，毋庸赘述。
在至少一些实施例中，如图2所示，每一个所述FPGA波控处理单元300具有一个FPGA芯片310和以太网接口电路320、若干路SPI接口330，所述以太网接口电路320包括对接六类网线或超六类网线或七类网线的千兆RJ45端子和千兆以太网PHY芯片，具体实施过程中PHY芯片选择性能可靠的RTL8211EG芯片。以太网接口电路320实现了物理层的相关线路和基本协议处理功能，而MAC层和更上层的操作需要在FPGA芯片内部来实现。其中每一路SPI接口330包括针对一路T/R组件连接的J30J-21高性能连接器，通过该接口电路，FPGA把处理之后的并行波控码数据发送给T/R组件，同时还可以监控该路T/R组件的运行状态。
在至少一些实施例中，每一个所述FPGA波控处理单元300，还具有电源电路340、FPGA下载电路350、预配置电路360，其中：电源电路340用于为所述FPGA波控处理单元300提供所需要的不同电平值的稳定电源；FPGA下载电路350具有FLASH芯片和下载器连接端子；预配置电路360用于存储与K波段相控阵波控系统相关的预配置信息；其中：所述预配置信息包括当前所述FPGA波控处理单元300的IP/MAC地址信息；这些预配置信息存储在EEPROM芯片24LC04B当中，系统断电之后信息得以继续保存，以便重新上电之后仍然有效。如图2所示，在具体实施例中FPGA波控处理单元300采用一个以FPGA芯片PH1A100为核心的PCB电路板系统，具有需要实现与千兆网交换机2000连接的以太网接口电路的GEMAC和UDP/IP协议栈处理电路，基于UDP的自定义波控命令解析处理电路，本单元状态寄存器电路，波控码接口SPI发送控制器电路，T/R组件状态查询电路。电源电路340用于为波控处理器单元提供所需要的不同电平值的稳定电源，输入电平值为+12V，输出电平值包括+5V、-5V、+3.3V、+1.8V、+0.9V等。在设计电源电路时，需要根据该电压所驱动的所有电路来预估功耗，然后根据功耗选择相应的DC-DC和LDO器件。该电路中主要使用了MP1584EN、LM1117、LM2776三种电源器件。FPGA下载电路350的FLASH芯片使用安路推荐的N25Q128A13ESE40,下载器使用安路标准的AL-LINK-V3.0下载器。
在至少一些实施例中，如图3所示，所述FPGA芯片310具有协议转换与波控处理模块311、千兆网GEMAC和UDP/IP协议处理模块312、状态寄存器模块313、波控码发送控制模块314、T/R组件状态查询模块315，其中：
协议转换与波控处理模块311用于从网口接收UDP协议数据，并且对接收到的UDP协议栈数据进行解析，并且用于提取相应的模式控制码、波束控制的相位信息和幅度信息，以及用于根据提取的模式控制码实现相应的模式操作，并且用于把各个模式控制码发送给对应的波控码发送控制模块314；该模块需要处理从网口接收到的UDP协议数据，并按照公司私有协议进行解析，把相应的模式控制码、波束控制的相位信息和幅度信息提取出来，根据模式控制码实现相应的模式操作，把各个射频通道的波控码发送给对应的SPI发送控制模块。同时根据系统模块的状态信息，按照私有协议的时序要求进行UDP组包并向主控机反馈状态。为了使命令解析模块的逻辑更加清晰，本模块使用了同步状态机进行控制，图4是状态机的状态转换图。
所述千兆网GEMAC和UDP/IP协议处理模块312包括千兆网GEMAC模块和UDP/IP协议栈，所述千兆网GEMAC模块对外的接口为GMII接口，所述UDP/IP协议栈模块允许用户对IP/MAC地址进行设置；如图4所示的实施例中波控命令解析状态机的解析状态图，千兆网GEMAC使用的模块为TEMAC_CORE，UDP/IP协议栈使用的模块为udp_ip_protocol_stack。TEMAC_CORE模块对外的接口为GMII接口，通过该GMII接口可以与PCB上的千兆PHY芯片的GMII接口对接，并能支持10/100/1000Mbps三种速率模式，实际使用中模式设置在1000Mbps模式下,以便使用最高性能的数据传输率。udp_ip_protocol_stack模块允许用户对IP/MAC地址进行设置。FPGA芯片310内部设计了相应的逻辑，在上电初始时会到片外EEPROM中读取预配置的IP/MAC地址（如果读不到则使用默认的IP/MAC地址）。
状态寄存器模块313用于供给主控计算机100的UDP/IP协议直接访问，实现主控计算机100和所述FPGA波控处理单元300之间的基本状态的信息交换；在具体实施过程中该模块使用8位地址总线实现256个内部状态寄存器，主控计算机可以通过UDP/IP协议直接访问该寄存器模块。 所述千兆网GEMAC和UDP/IP协议处理模块312中有针对寄存器访问命令的解析操作。通过寄存器访问命令，主控计算机和分布的波控处理单元可以实现基本状态的信息交换功能。为了适应不同的需求，该模块可以进行地址宽度和数据宽度的扩充。
波控码发送控制模块314用于接收从所述协议转换与波控处理模块311送出的波控码数据，然后按照与T/R组件约定好的SPI串口传输协议把波控码用SPI口时钟同步的SPI数据发送至天线阵列500；在具体实施过程中，SPI串口通信，时序模式为Mode3，空闲时时钟为高电平，数据在SCK时钟上升沿开始采样，FPGA波控处理单元为主设备，数据传输时钟典型值为12.5MHz。为了提高波束控制的响应速度，在具体实施中使用了6-8个波控码发送控制模块314，这样就能实现6-8路T/R组件波束控制的并行处理，最快可以在不超过1us内实现所有射频通道的布相操作和状态查询操作。
T/R组件状态查询模块315用于接收从所述协议转换与波控处理模块311送出的T/R组件状态查询命令，并且按照约定好的SPI串口传输协议将T/R组件状态查询命令发送给其对应的所述T/R组件400，并接收从所述T/R组件400返回的状态信息。
在至少一些实施例中，所述T/R组件状态查询模块315支持TTL信号直接控制和反馈，发送TTL信号对于T/R组件来说相当于一个开关控制，接收TTL信号是T/R组件反馈的状态告警信息。带内加带外的双重状态控制方式，增加了波控处理器对T/R组件进行管理的灵活性。
在至少一些实施例中，所述协议转换与波控处理模块311具有幅相控制状态和检测状态，其中：
在幅相控制状态时，所述协议转换与波控处理模块311用于从所述以太网接口电路320接收所述主控计算机100发送的单通道幅相控制命令和多通道幅相控制命令，以及用于在进入幅相控制字提取状态从UDP数据包中提取单个通道或者多个通道的幅度控制字和相位控制字，进而把得到的信息存储到相应的状态寄存器模块313中；
在检测状态下，所述协议转换与波控处理模块311用于接收主控计算机100发送的状态查询命令，并且用于通过向所述以太网接口电路320的发送缓冲区提交发送申请信号，得到许可后才能把状态寄存器中的设备状态信息读取出来，并通过千兆网GEMAC和UDP/IP协议处理模块312把读取到的状态信息发送出去。
在至少一些实施例中，所述协议转换与波控处理模块311在幅相控制状态时，当幅相控制字提取完成后进入到SPI发送状态，随后根据与T/R组件400移相调幅射频电路模块约定好的接口协议生成相应的SPI接口数据，所述SPI接口数据包括时钟信号、串行数据信号和串行片选、串行数据锁存信号。
在具体实施时，协议转换与波控处理模块311有两种基本的工作状态：幅相控制工作状态和控制器检测状态。
在幅相控制工作状态下，协议转换与波控处理模块311接收主控计算机（上位机）发送的两种命令，即单通道幅相控制命令CMD90和多通道幅相控制命令CMD91。当FPGA波控处理单元300从千兆以太网接口接收到UDP命令CMD90或者CMD91之后，进入幅相控制字提取状态（GET_PARA、GET_PATA8），在控制字提取状态，FPGA波控处理单元300将会从UDP数据包中提取单个通道或者多个通道的幅度控制字ATT_WORD和相位控制字PH_WORD，并把得到的信息存储到相应的状态寄存器模块当中。
幅相控制字提取完成后，波控处理单元进入到SPI发送状态SEND_BIT。在该状态下，FPGA波控处理单元300根据与移相调幅射频电路模块约定好的接口协议，生成相应的SPI接口数据信号，具体包括时钟信号SPI_CLK，串行数据信号SPI_DAT和串行片选SPI_CS、串行数据锁存信号SPI_LD。SPI发送状态结束之后，波控处理单元将返回到IDLE空闲状态，等待下一次的UDP命令。
在检测状态下，波控处理单元将接收上位机发送的状态查询命令CMDA0。波控处理器进入查询状态后，需要执行一次握手过程，通过向UDP接口的发送缓冲区FIFO提交发送申请信号，得到许可后才能把状态寄存器中的设备状态信息读取出来，并通过UDP/IP协议处理模块把读取到的状态信息发送出去。上位机将根据检测到的波控处理器状态信息，来决定下一步的动作。
在至少一些实施例中，所述FPGA波控处理单元300和所述T/R组件400的数量为4个及其以上，进而形成多路并列的波控处理单元，提高了K波段相控阵波控系统的效率。
针对上述实施例中基于FPGA控制的K波段相控阵波控系统进行设备测试，可以分几个层级进行。
首先FPGA波控处理单元内部的所有模块，要进行模块级别的仿真测试。该级别测试使用通用的ModelSim软件进行仿真验证。为此，针对主要的状态寄存器模块、协议转换和命令解析模块、T/R组件状态查询模块设计了单独的仿真测试代码（testbench），以确保所有逻辑电路的设计没有功能错误。如图5所示，是针对波控命令解析模块和SPI发送器模块进行的ModelSim仿真测试波形图。
第二步的测试是针对波控处理单元PCB电路单板级别的测试，这一级别的测试，要用示波器和逻辑分析仪完成对单板所有通信接口的检查。通过对以太网口波形测试和SPI发送器接口波形测试（可以使用安路FPGA的TD软件内置的ChipWatcher逻辑分析仪进行波形调试），实现对硬件时序和信号完整性的测试验证。
第三步的测试是波控分系统级联调和设备级软硬件系统联调，这些测试则需要与公司射频工程师和软件工程师合作进行测试了。
通过上述测试后，明确了本发明的基于FPGA控制的K波段相控阵波控系统，实现了多路T/R组件波束控制的并行处理，最快可以在不超过1us内实现所有射频通道的布相操作和状态查询操作，满足了K波段相控阵波控系统大阵列快速波控的需求，而且适用于国产芯片安全性能高。
发明的实施例公布的是较佳的实施例，但并不局限于此，本领域的普通技术人员，极易根据上述实施例，领会发明的精神，并做出不同的引申和变化，但只要不脱离发明的精神，都在发明的保护范围内。

Claims (8)

1.基于FPGA控制的K波段相控阵波控系统，包括主控计算机（100）和天线阵列（500），其特征在于，所述K波段相控阵波控系统还包括：
千兆交换机（200）；和
至少两个并列的FPGA波控处理单元（300），每一个所述FPGA波控处理单元（300）通过千兆网线连接在所述千兆交换机（200）上，所述FPGA波控处理单元（300）通过UDP/IP协议栈作为高速总线接口连接所述千兆交换机（200）；和
至少两个T/R组件（400），每一个所述T/R组件（400）与一个所述FPGA波控处理单元（300）一一对应，并且每一个所述T/R组件（400）从其对应的所述FPGA波控处理单元（300）接收并行波控码数据，并且将接收到的并行波控码数据同步发送至天线阵列（500）。
2.根据权利要求1所述的基于FPGA控制的K波段相控阵波控系统，其特征在于：每一个所述FPGA波控处理单元（300）具有一个FPGA芯片（310）和以太网接口电路（320）、若干路SPI接口（330），所述以太网接口电路（320）包括对接六类网线或超六类网线或七类网线的千兆RJ45端子和千兆以太网PHY芯片。
3.根据权利要求2所述的基于FPGA控制的K波段相控阵波控系统，其特征在于，每一个所述FPGA波控处理单元（300）还具有：
电源电路（340），用于为所述FPGA波控处理单元（300）提供所需要的不同电平值的稳定电源；和
FPGA下载电路（350），其具有FLASH芯片和下载器连接端子；和
预配置电路（360），用于存储与K波段相控阵波控系统相关的预配置信息；其中：所述预配置信息包括所述FPGA波控处理单元（300）的IP/MAC地址信息。
4.根据权利要求2或3所述的基于FPGA控制的K波段相控阵波控系统，其特征在于，所述FPGA芯片（310）具有：
协议转换与波控处理模块（311），用于从网口接收UDP协议栈数据，并且对接收到的UDP协议数据进行解析，并且用于提取相应的模式控制码、波束控制的相位信息和幅度信息，以及用于根据提取的模式控制码实现相应的模式操作，并且用于把各个模式控制码发送给对应的波控码发送控制模块（314）；以及
千兆网GEMAC和UDP/IP协议处理模块（312），所述千兆网GEMAC和UDP/IP协议处理模块（312）包括千兆网GEMAC模块和UDP/IP协议栈，所述千兆网GEMAC模块对外的接口为GMII接口，所述UDP/IP协议栈模块允许用户对IP/MAC地址进行设置；和
状态寄存器模块（313）,用于供给主控计算机（100）的UDP/IP协议直接访问，实现主控计算机（100）和所述FPGA波控处理单元（300）之间的基本状态的信息交换；和
波控码发送控制模块（314），用于接收从所述协议转换与波控处理模块（311）送出的波控码数据，然后按照与T/R组件约定好的SPI串口传输协议把波控码用SPI口时钟同步的SPI数据发送至天线阵列（500）；以及
T/R组件状态查询模块（315），用于接收从所述协议转换与波控处理模块（311）送出的T/R组件状态查询命令，并且按照约定好的SPI串口传输协议将T/R组件状态查询命令发送给其对应的所述T/R组件（400），并接收从所述T/R组件（400）返回的状态信息。
5.根据权利要求4所述的基于FPGA控制的K波段相控阵波控系统，其特征在于：所述T/R组件状态查询模块（315）支持TTL信号直接控制和反馈。
6.根据权利要求4所述的基于FPGA控制的K波段相控阵波控系统，其特征在于：所述协议转换与波控处理模块（311）具有幅相控制状态和检测状态，其中：
在幅相控制状态时，所述协议转换与波控处理模块（311）用于从所述以太网接口电路（320）接收所述主控计算机（100）发送的单通道幅相控制命令和多通道幅相控制命令，以及用于在幅相控制字提取状态从UDP数据包中提取单个通道或者多个通道的幅度控制字和相位控制字，进而把得到的信息存储到相应的状态寄存器模块（313）中；
在检测状态下，所述协议转换与波控处理模块（311）用于接收主控计算机（100）发送的状态查询命令，并且用于通过向所述以太网接口电路（320）的发送缓冲区提交发送申请信号，得到许可后才能把状态寄存器中的设备状态信息读取出来，并通过千兆网GEMAC和UDP/IP协议处理模块（312）把读取到的状态信息发送出去。
7.根据权利要求6所述的基于FPGA控制的K波段相控阵波控系统，其特征在于：所述协议转换与波控处理模块（311）在幅相控制状态时，当幅相控制字提取完成后进入到SPI发送状态，随后根据与T/R组件（400）约定好的接口协议生成相应的SPI接口数据，所述SPI接口数据包括时钟信号、串行数据信号和串行片选、串行数据锁存信号。
8.根据权利要求5-7任意一项所述的基于FPGA控制的K波段相控阵波控系统，其特征在于：所述FPGA波控处理单元（300）和所述T/R组件（400）的数量为4个及其以上。
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