CN111788661B - 碳化硅半导体器件的制造方法和碳化硅半导体器件 - Google Patents

碳化硅半导体器件的制造方法和碳化硅半导体器件 Download PDF

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Abstract

碳化硅半导体器件的制造方法可以包括：在碳化硅衬底上形成栅极绝缘膜；在栅极绝缘膜上形成栅电极。栅极绝缘膜的形成可以包括通过在氮气氛下热氧化碳化硅衬底而在碳化硅衬底上形成氧化物膜。

Description

碳化硅半导体器件的制造方法和碳化硅半导体器件
相关申请的交叉引用
本申请要求2018年2月16日提交的日本专利申请第2018-026043号的优先权，其内容通过引用结合到本申请中。
技术领域
本申请公开的技术涉及碳化硅半导体器件的制造方法。此外，本申请公开的技术涉及碳化硅半导体器件。
背景技术
目前已经开发出碳化硅半导体器件。为了形成绝缘栅，碳化硅半导体器件的制造方法包括在碳化硅衬底上形成栅极绝缘膜，并在栅极绝缘膜上形成栅电极。
日本专利第5608840号描述了通过热氧化碳化硅衬底形成由氧化物膜构成的栅极绝缘膜的技术。然而，当通过热氧化碳化硅衬底形成氧化物膜时，碳化硅衬底中的一部分碳不能升华而残留在氧化物膜中。特别地，残留在在距离碳化硅衬底和氧化物膜之间的界面几纳米范围内的氧化物膜中的碳被认为导致电荷陷阱的产生。当向栅电极施加正偏压时，这种电荷陷阱被认为引起阈值电压的波动。
日本专利第5608840号描述了一种在通过热氧化碳化硅衬底形成氧化物膜之后进行氮化处理的技术。日本专利第5608840号指出，氮化处理可以减少由残留于碳化硅衬底和氧化物膜之间的界面处的碳所产生的电荷陷阱。然而，在形成氧化物膜之后的氮化处理中，存在的问题是：由于形成的氧化物膜的膜厚度大，碳仍然残留在碳化硅衬底和氧化物膜之间的界面处，并且由于碳化硅衬底被氧化，会重新生成碳。因此，日本专利第5608840号中的技术难以有利地减少绝缘栅的氧化物膜中的电荷陷阱。
本发明旨在提供一种制造碳化硅半导体器件的技术，其中减少了绝缘栅的氧化物膜中的电荷陷阱。
发明内容
本发明公开的碳化硅半导体器件的制造方法可以包括：在碳化硅衬底上形成栅极绝缘膜；以及在栅极绝缘膜上形成栅电极。栅极绝缘膜的形成可以包括通过在氮气氛下热氧化碳化硅衬底以在碳化硅衬底上形成氧化物膜。在碳化硅半导体器件的该制造方法中，通过在氮气氛下热氧化碳化硅衬底来形成氧化物膜。因此，碳化硅衬底中的碳与氮结合，变成氮化碳气体并有利地升华，由此抑制碳残留在氧化物膜中，并减少氧化物膜中的电荷陷阱。
附图说明
[图1]
图1示意性示出了根据一个实施例的碳化硅半导体器件的主要部分的截面图。
[图2]
图2示意性地示出了根据本实施例的碳化硅半导体器件的绝缘栅的沟道附近的主要部分的放大截面图。
[图3]
图3示出了制造根据本实施例的碳化硅半导体器件的绝缘栅的过程的流程图。
[图4]
图4示出了根据本实施例的碳化硅半导体器件中绝缘栅的氧化物膜的厚度和CV滞后之间的关系。
[图5]
图5示出了当在根据本实施例的碳化硅半导体器件和具有传统结构的碳化硅半导体器件中的每一个中的极性平面和非极性平面上形成绝缘栅时的CV滞后。
[图6]
图6示出了在改变NO直接氧化的条件下，碳化硅衬底和氧化物膜之间的界面的CV滞后和氮浓度之间的关系。
[图7]
图7示出了在根据本实施例的碳化硅半导体器件和具有传统结构的碳化硅半导体器件中的每一个中，在碳化硅衬底和氧化物膜之间的界面附近的厚度方向上的氮浓度分布。
[图8]
图8示出了在根据本实施例的碳化硅半导体器件和具有传统结构的碳化硅半导体器件的每一个中，碳化硅衬底和氧化物膜之间的界面的界面态密度。
[图9]
图9示出了根据本实施例的碳化硅半导体器件和具有传统结构的碳化硅半导体器件中的每一个中的绝缘栅的平带(flat band)电压。
[图10]
图10示出了在根据本实施例的碳化硅半导体器件和具有传统结构的碳化硅半导体器件中的每一个中，基于施加之前的阈值电压在向栅电极施加正偏压应力之后的阈值电压的波动量。(应当注意，在本发明中，“在向栅电极施加偏压之后的阈值电压的波动量”是基于施加之前的阈值电压来计算的，因此下文将省略“基于施加之前的阈值电压”的描述)。
[图11]
图11示出了在根据本实施例的碳化硅半导体器件中，基于施加之前的阈值电压在向栅电极施加负偏压应力之后的阈值电压的波动量。
[图12]
图12示出了在根据本实施例的碳化硅半导体器件和具有传统结构的碳化硅半导体器件的每一个中，在碳化硅衬底和氧化物膜之间的界面附近的氧化物膜中的陷阱的面密度。
具体实施方式
现在将参考附图更详细地描述本发明的代表性非限制性示例。本详细的描述只是意图向本技术领域内的技术人员介绍实践本发明优选方面的进一步细节，而不是意图限制本发明的范围。此外，下面公开的每个附加特征和教导可以单独使用或者与其他特征和教导结合使用，以提供改进的碳化硅半导体器件，以及使用和制造碳化硅半导体器件的方法。
此外，在下面的详细描述中公开的特征和步骤的组合对于在最广泛的意义上实践本发明可能不是必需的，而是仅仅被教导来具体描述本发明的代表性示例。此外，上述和以下描述的代表性示例的各种特征，以及各种独立和从属权利要求，可以以没有具体和明确列举的方式组合，以便提供本教导的附加有用实施例。
说明书和/或权利要求中公开的所有特征都旨在为了原始书面公开的目的以及为了限制所要求保护的主题的目的而彼此独立地公开，而独立于实施例和/或权利要求中的特征的组成。此外，出于原始书面公开的目的以及为了限制所要求保护的主题的目的，全部值范围或实体组的标志旨在公开每个可能的中间值或中间实体。
如图1所示，碳化硅半导体器件1是被称为MOSFET(金属氧化物半导体场效应晶体管)的功率半导体元件，并且包括碳化硅衬底10、覆盖碳化硅衬底10的后表面的漏电极22、覆盖碳化硅衬底10的前表面的一部分的源电极24、以及设置在碳化硅衬底10的前表面的一部分处的平面型绝缘栅30。碳化硅衬底10包括n+型漏极区11、n-型漂移区12、p型体区13、n+型源极区14和p+型体接触区15。
漏极区11设置在碳化硅衬底10的背层部分中，并且设置在碳化硅衬底10的背表面。漏极区11也用作漂移区12的外延生长的基础衬底，这将在后面描述。漏极区11与覆盖碳化硅衬底10背面的漏电极22欧姆接触。
漂移区12设置在漏极区11上，并且包括与绝缘栅30的底表面的一部分接触的开口部分12a。漂移区12通过使用外延生长技术在漏极区11的前表面上进行晶体生长而形成。
体区(body region)13设置在漂移区12上，并且设置在碳化硅衬底10的前层部分中。体区13之间设置有插入漂移区12的开口部分12a，并且每个体区13与绝缘栅30的底表面的一部分接触。通过使用离子注入技术将铝引入碳化硅衬底10的前层部分来形成体区13。
源极区14分别设置在体区13上，设置在碳化硅衬底10的前层部分中，并且暴露在碳化硅衬底10的前表面处。源极区14通过体区13与漂移区12分开。通过使用离子注入技术将氮或磷引入碳化硅衬底10的前层部分来形成源极区14。源极区14与覆盖碳化硅衬底10的前表面的源电极24欧姆接触。
体接触区15分别设置在体区13上，设置在碳化硅衬底10的前层部分中，并且暴露在碳化硅衬底10的前表面处。体接触区15与体区13接触。通过使用离子注入技术将铝引入碳化硅衬底10的前层部分来形成体接触区15。体接触区15与覆盖碳化硅衬底10的前表面的源电极24欧姆接触。
绝缘栅30设置在碳化硅衬底10的前表面的一部分处，并且包括栅极绝缘膜32和栅电极34。栅极绝缘膜32设置在碳化硅衬底10的前表面上，并且与碳化硅衬底10的前表面接触。栅电极34设置在栅极绝缘膜32的前表面上，并与栅极绝缘膜32接触。栅电极34经由栅极绝缘膜32与对应的源极区14和漂移区12的开口部分12a之间的每个体区13的一部分相对。在碳化硅半导体器件1中，源极区14和漂移区12的开口部分12a之间的体区13的部分用作沟道。
图2示意性地示出了绝缘栅30的主要部分的放大截面图。图2是体区13中的沟道附近的主要部分的放大截面图。如图2所示，栅极绝缘膜32包括氧化物膜32a和沉积膜32b，并且由双层结构构成。
氧化物膜32a与碳化硅衬底10的前表面接触，并且设置在碳化硅衬底10和沉积膜32b之间。如下所述，氧化物膜32a通过使用热氧化形成，并且由氧化硅构成。
沉积膜32b与氧化物膜32a的前表面接触，并且设置在氧化物膜32a和栅电极34之间。如下所述，沉积膜32b通过使用诸如化学气相沉积(CVD)的气相沉积形成，并且由氧化硅构成。在该示例中，沉积膜32b的厚度T2大于氧化物膜32a的厚度T1。
氧化物膜32a的厚度T1和沉积膜32b的厚度T2的总和(T1+T2)，即栅极绝缘膜32的厚度等于或大于50nm并且等于或小于100nm。该范围内的栅极绝缘膜32的厚度可以确保期望的栅极电容，同时确保栅极绝缘膜32的耐受电压。
沉积膜32b可以由介电常数具有比氧化硅高的高介电常数绝缘体代替氧化硅构成。通过构成高介电常数绝缘体的沉积膜32b，可以容易地确保栅极绝缘膜32的栅极电容，因此可以减小氧化物膜32a的厚度T1。高介电常数绝缘体的例子包括基于SiON的绝缘体和基于Al2O3的绝缘体。此外，沉积膜32b可以通过使用原子层沉积(ALT)而不是CVD来形成。
图3示出了碳化硅半导体器件1的绝缘栅30的制造工艺。首先，通过在一氧化氮气氛下使用热氧化(以下称为“NO直接氧化”)(S1)，在碳化硅衬底10的前表面上形成氧化物膜32a。接下来，通过使用CVD在氧化物膜32a的前表面上形成沉积膜32b(S2)。然后，在沉积膜32b的前表面上形成栅电极34(S3)。通过这些步骤，形成碳化硅半导体器件1的绝缘栅30。
图4示出了通过使用NO直接氧化形成的氧化物膜32a的厚度T1(见图2)和CV滞后(hysteresis)之间的关系。此处，建立下面所示的表达式，其中QOT表示栅极绝缘膜32中的电荷陷阱，COX表示栅极绝缘膜32的电容，dV表示CV滞后。
QOT＝COX×dV(1)
如表达式1所示，栅极绝缘膜32中的电荷陷阱QOT与CV滞后dV成比例。如图4所示，发现在栅极绝缘膜32的氧化物膜32a的厚度T1等于或大于4纳米且等于或小于45nm的情况下，CV滞后dV被抑制为低，并且电荷陷阱QOT被抑制为低。
当氧化物膜32a形成在碳化硅衬底10的前表面上并且残留在离碳化硅衬底10和氧化物膜32a之间的界面几纳米之内时，电荷陷阱QOT被认为是由碳化硅衬底10中的一部分碳未能升华而产生的。在本实施例中，如上所述，通过使用NO直接氧化形成氧化物膜32a。因此，当氧化物膜32a形成在碳化硅衬底10的前表面上时，碳化硅衬底10中的一部分碳与氮氧化物中的氮结合，变成氮化碳气体并有利地升华，由此抑制碳残留在氧化物膜32a中。因此，氧化物膜32a中的电荷陷阱QOT被认为被抑制得较低。特别地，将氧化物膜32a的厚度T1设置为等于或大于4nm，可以减少从碳化硅衬底10和氧化物膜32a之间的界面在几纳米内残留的碳量，从而可以有效地抑制电荷陷阱QOT的产生。然而，将氧化物膜32a的厚度T1设定为大于45nm被认为阻碍了碳化硅衬底10中的碳的升华。因此，氧化物膜32a的厚度T1理想地在等于或大于4nm且等于或小于45纳nm的范围内。
此外，通过使用NO直接氧化形成氧化物膜32a可以终止碳化硅衬底10中硅的悬空键，而不使用过量的氮。例如，在传统技术中，在碳化硅衬底上形成栅极绝缘膜之后，进行氮化处理以终止悬空键。在这种情况下，存在的问题是：由于过量的氮被引入碳化硅衬底和栅极绝缘膜之间的界面，并且由于引入的氧化氮氧化了碳化硅衬底，所以残留碳的量增加了。此外，人们担心引入碳化硅衬底和栅极绝缘膜之间的界面中的氮可能成为空穴陷阱的来源，并且可能在向栅极电极施加负偏压之后增加阈值电压的波动量。另一方面，利用本实施例的使用NO直接氧化的技术，过量的氮被排出，而没有过量的氮被引入碳化硅衬底10和栅极绝缘膜32之间的界面。由此防止了由过量氮引起的上述问题。
以下将描述包括通过使用NO直接氧化形成的氧化物膜32a的绝缘栅30的一些特性。下面提到的传统结构是绝缘栅的一个例子，该绝缘栅包括栅极绝缘膜，该栅极绝缘膜是在仅使用CVD形成氧化物膜之后通过进行氮化处理而形成的。传统结构中的氧化物膜厚度为80nm。
(平面取向依赖性)
碳化硅根据平面取向具有不同的原子排列，因此它具有非极性平面(m-平面或a-平面)和极性平面(Si-平面或C-平面)。如图5所示，发现在极性和非极性平面的情况下，本实施例显示出比传统结构更低的CV滞后。在图5所示的数据中，本实施例的绝缘栅30包括厚度T1为10nm的氧化物膜32a。
(NO直接氧化的制造条件)
图6示出了在NO直接氧化(氧化氮的气体浓度和热氧化温度)变化的制造条件下，碳化硅衬底10和氧化物膜32a之间的界面处的CV滞后和氮浓度之间的关系。通过使用二次离子质谱法测量氮浓度。如图6所示，发现在任何制造条件下，本实施例中的绝缘栅30显示出比传统结构更低的CV滞后。此外，发现在本实施例中，在氧化氮气体的气体浓度等于或大于10％并且热氧化温度等于或大于1300摄氏度的制造条件下，界面处的氮浓度远低于传统结构中的氮浓度。这样，在使用NO直接氧化的技术中，建议碳化硅衬底10中的硅的悬空键所需的氮在没有不足或过量的情况下被吸收，因此过量的氮不会引入到碳化硅衬底10和栅极绝缘膜32之间的界面。在图6所示的数据中，本实施例的绝缘栅30包括厚度T1为10nm的氧化物膜32a。
(氮浓度深度分布图)
图7示出了在碳化硅衬底10和栅极绝缘膜32的深度方向上的氮浓度分布。大约78nm的深度对应于碳化硅衬底10(在图7中表示为SiC)和栅极绝缘膜32(在图7中表示为SiO2)之间的界面的深度。如图6中的结果，在图7所示的数据中还发现，本实施例的碳化硅衬底10和栅极绝缘膜32之间的界面附近的深度方向上的氮浓度低于传统结构中的氮浓度。在图7所示的数据中，本实施例的绝缘栅30包括厚度T1为10nm的氧化物膜32a。
(界面态密度)
图8示出了通过特曼方法测量的界面态密度。界面态密度被认为与通过沟道的载流子的迁移率相关。如图8所示，发现本实施例中的界面态密度与传统结构中的界面态密度相当。因此，建议使用NO直接氧化的技术可以充分减少碳化硅衬底10和栅极绝缘膜32之间的界面处的缺陷。在图8所示的数据中，本实施例的绝缘栅30包括厚度T1为10nm的氧化物膜32a。
(平带电压)
图9示出了测量的平带电压。平带电压被认为与阈值电压相关。如图9所示，发现本实施例中的平带电压与传统结构中的平带电压相当。在图9所示的数据中，本实施例的绝缘栅30包括厚度T1为10nm的氧化物膜32a。
(正偏压应力引起的阈值电压波动量)
图10示出了在向栅电极34施加正偏压应力之后阈值电压的波动量。施加的正偏压为25伏。如图10所示，发现本实施例中阈值电压的波动量小于传统结构中的波动量。本实施例具有2.1×1012cm-2eV-1的界面态和10cm2/VS的迁移率。传统结构具有2.1×1012cm-2eV-1的界面态和9.8cm2/VS的迁移率。这样，本实施例和传统结构在界面态和迁移率方面没有区别。同时，发现在本实施例中抑制了正偏压应力下的阈值电压的波动量。
(负偏压应力引起的阈值电压波动量)
图11示出了在向栅电极34施加负偏压应力之后阈值电压的波动量。施加的负偏压为-10伏。如图11所示，发现本实施例中阈值电压的波动量非常小。如上所述，担心引入碳化硅衬底和栅极绝缘膜之间的界面的氮可能是空穴陷阱的来源，并且在向栅极电极施加负偏压应力之后阈值电压的波动量可能增加。另一方面，在使用NO直接氧化的技术中，过量的氮未被引入碳化硅衬底10和栅极绝缘膜32之间的界面。因此，建议抑制负偏压应力下的阈值电压的波动量。
(陷阱面密度)
图12示出了在碳化硅衬底10和氧化物膜32a之间的界面附近的氧化物膜32a内，通过使用电容瞬态方法测量的电荷陷阱的面密度。如图12所示，发现本实施例中陷阱的面密度小于传统结构中的面密度。
基于这些结果，本实施例的碳化硅半导体器件1至少包括以下特征。
(1)使用NO直接氧化的技术减少了氧化物膜32a中的电荷陷阱，由此可以抑制正偏压应力下的阈值电压的波动量。
(2)使用NO直接氧化的技术抑制了过量的氮引入到栅极绝缘膜32中，由此可以抑制负偏压应力下的阈值电压的波动量。
(3)本实施例在碳化硅衬底10和氧化物膜32a之间的界面态密度与传统结构中的界面态密度相当，并且具有足够低的缺陷密度。
这里将列出上述实施例的一些特征。应当注意，各个技术要素彼此独立，并且单独或组合使用。它们的组合不限于原始提交的权利要求中描述的那些。
作为在此公开的碳化硅半导体器件，举例说明了MOSFET(金属氧化物半导体场效应晶体管)和IGBT(绝缘栅双极晶体管)。本发明公开的碳化硅半导体器件的制造方法可以包括：在碳化硅衬底上形成栅极绝缘膜；以及在所述栅极绝缘膜上形成栅电极。包括绝缘膜和栅电极的绝缘栅可以是设置在碳化硅衬底的前表面上的平面型。或者，绝缘栅可以是沟道类型，其设置在碳化硅衬底的前层部分中的沟道中。栅极绝缘膜的形成可以包括通过在氮气氛下热氧化碳化硅衬底以在碳化硅衬底上形成氧化物膜。
在上述制造方法中，氧化物膜的厚度可以等于或大于4nm并且等于或小于45nm。通过将氧化物膜的厚度设定在这样的范围内，可以有利地抑制碳残留在氧化物膜中，其结果是可以有利地减少氧化物膜中的电荷陷阱。
在上述制造方法中，氧化物膜的形成可以在包括一氧化氮气体的氮气氛下进行。在包括一氧化氮气体的氮气氛下的热氧化可以有利地终止碳化硅衬底中硅的悬空键。
在上述制造方法中，氧化物膜的形成可以在一氧化氮气体的气体浓度等于或大于10％并且热氧化温度等于或大于1300摄氏度的条件下进行。在这种制造条件下形成氧化物膜可以抑制过量的氮被引入氧化物膜。由此，可以抑制在向栅电极施加负偏压应力之后阈值电压的波动量。
在上述制造方法中，栅极绝缘膜的形成可以进一步包括在氧化物膜上形成绝缘体的沉积膜。通过形成这样的沉积膜，可以减小氧化物膜的厚度，同时确保栅极绝缘膜所需的厚度。因为氧化物膜的厚度可以减小，所以当通过热氧化形成氧化物膜时，碳化硅衬底的碳可以有利地升华。化学气相沉积或原子层沉积可用于沉积膜的形成。
在上述制造方法中，沉积膜可以具有比氧化物膜更高的介电常数。通过构成这种高介电常数绝缘体的沉积膜，可以通过沉积膜确保栅极绝缘膜的栅极电容，由此可以减小氧化物膜的厚度。因为氧化物膜的厚度可以减小，所以当通过热氧化形成氧化物膜时，碳化硅衬底的碳可以有利地升华。
本发明公开的碳化硅半导体器件可以包括碳化硅衬底、设置在碳化硅衬底上的栅极绝缘膜和设置在栅极绝缘膜上的栅电极。包括栅极绝缘膜和栅电极的绝缘栅可以是设置在碳化硅衬底的前表面上的平面型。或者地，绝缘栅可以是沟道类型，其设置在碳化硅衬底的前层部分中的沟道中。栅极绝缘膜可以包括设置在碳化硅衬底上的氧化物膜和设置在氧化物膜上的沉积膜。
在上述碳化硅半导体器件中，氧化物膜的厚度可以比沉积膜的厚度薄。此外，氧化物膜的厚度可以等于或大于4nm并且等于或小于45nm。可以有利地抑制碳残留在厚度调节至该范围内的氧化物膜中，其结果是可以有利地减少氧化物膜中的电荷陷阱。
在上述碳化硅半导体器件中，沉积膜可以具有比氧化物膜更高的介电常数。通过构成这种高介电常数绝缘体的沉积膜，可以通过沉积膜确保栅极绝缘膜的栅极电容，由此可以减小氧化物膜的厚度。可以有利地抑制碳残留在厚度减小的氧化物膜中，结果可以有利地减少氧化物膜中的电荷陷阱。
已经详细描述了本发明的具体例子，然而，这些仅仅是示例性的指示，因此不限制权利要求的范围。权利要求中描述的技术包括上述特定示例的修改和变化。说明书和附图中描述的技术特征在技术上可以单独使用或者以各种组合使用，并且不限于最初要求保护的组合。此外，说明书和附图中描述的技术可以同时实现多个目标，并且其技术意义在于实现这些目标中的任何一个。

Claims (4)

1.一种碳化硅半导体器件的制造方法，该制造方法包括：
在碳化硅衬底上形成栅极绝缘膜；以及
在所述栅极绝缘膜上形成栅电极，
其中，
所述栅极绝缘膜的形成包括通过在氮气氛下热氧化所述碳化硅衬底而在所述碳化硅衬底上形成氧化物膜；所述氧化物膜的厚度等于或大于4nm并且等于或小于45nm；所述氧化物膜的形成在一氧化氮气体的气体浓度等于或大于10％并且热氧化温度等于或大于1300摄氏度的条件下进行；在碳化硅衬底上形成栅极绝缘膜之后，不进行用于终止所述碳化硅衬底的硅的悬空键的氮化处理。
2.根据权利要求1所述的制造方法，其中，
所述栅极绝缘膜的形成还包括在所述氧化物膜上形成绝缘体的沉积膜。
3.根据权利要求2所述的制造方法，其中，
化学气相沉积或原子层沉积用于所述沉积膜的形成。
4.根据权利要求2或3所述的制造方法，其中，
所述沉积膜具有比所述氧化物膜更高的介电常数。
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