CN111755417B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，半导体结构包括：基底；位于基底内的体区和漂移区；栅极结构，位于基底上且横跨覆盖部分体区和部分漂移区；源区，位于体区内且紧挨栅极结构；漏区，位于漂移区内；硅化物阻挡层，保形覆盖栅极结构靠近漏区一侧的侧壁和部分顶部以及栅极结构和漏区之间的基底顶部；层间介质层，覆盖栅极结构和硅化物阻挡层；第一导电插塞，贯穿层间介质层且电连接栅极结构，第一导电插塞还覆盖位于栅极结构上以及位于栅极结构一侧部分基底上的硅化物阻挡层；第二导电插塞，贯穿层间介质层且电连接漏区，且还覆盖位于漏区一侧的部分硅化物阻挡层。本发明通过第一导电插塞和第二导电插塞，降低了整体电场峰值，改善LDMOS晶体管的品质因数。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体行业的迅猛发展，PIC(power integrated circuit，功率集成电路)不断在多个领域中被使用，由于横向扩散金属氧化物半导体晶体管(lateral diffusionmetal oxide semiconductor，LDMOS)具有较高击穿电压，能够满足耐高压、实现功率控制等方面的要求，被广泛应用于高压功率集成电路中。而且，LDMOS晶体管与传统的CMOS集成工艺具有较好的兼容性，使LDMOS晶体管在集成电路设计及制造中有着重要的地位。
导通电阻(Rdson)和击穿电压(breakdown voltage，BV)是衡量LDMOS晶体管性能的两个重要指标。导通电阻越小、击穿电压越大，LDMOS晶体管的性能则越高。但是，导通电阻和击穿电压是互相矛盾的两个参数。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高LDMOS晶体管的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；位于所述基底内且分立设置的体区和漂移区；栅极结构，位于所述基底上，所述栅极结构横跨覆盖部分所述体区和部分所述漂移区；源区，位于所述体区内且紧挨所述栅极结构；漏区，位于所述漂移区内且与所述栅极结构相隔一横向距离；硅化物阻挡层，保形覆盖所述栅极结构靠近所述漏区一侧的侧壁和部分顶部、以及所述栅极结构和漏区之间的基底顶部；层间介质层，位于所述栅极结构露出的基底上，所述层间介质层覆盖所述栅极结构和硅化物阻挡层；第一导电插塞，贯穿所述层间介质层且电连接所述栅极结构，所述第一导电插塞还覆盖位于所述栅极结构顶部和侧壁上、以及位于所述栅极结构一侧部分基底上的硅化物阻挡层；第二导电插塞，贯穿所述漏区和漂移区交界处的层间介质层且电连接所述漏区，所述第二导电插塞覆盖位于所述漏区一侧的部分硅化物阻挡层。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底内形成有分立设置的体区和漂移区，所述基底上形成有栅极结构，所述栅极结构横跨覆盖部分所述体区和部分所述漂移；在所述体区内形成源区，所述源区紧挨所述栅极结构；在所述漂移区内形成漏区，所述漏区与所述栅极结构相隔一横向距离；形成所述源区和漏区后，形成硅化物阻挡层，所述硅化物阻挡层保形覆盖所述栅极结构靠近所述漏区一侧的侧壁和部分顶部、以及所述栅极结构和漏区之间的基底顶部；在所述基底上形成层间介质层，所述层间介质层覆盖所述栅极结构和硅化物阻挡层；形成贯穿所述层间介质层的第一导电插塞和第二导电插塞，所述第一导电插塞电连接所述栅极结构，且还覆盖位于所述栅极结构顶部和侧壁上、以及位于所述栅极结构一侧部分基底上的硅化物阻挡层，所述第二导电插塞电连接所述漏区，且覆盖位于所述漏区一侧的部分硅化物阻挡层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例中，第一导电插塞与栅极结构电连接，两者具有等电位，因此，所述第一导电插塞中位于硅化物阻挡层上的部分能够对栅极结构靠近漏极一侧的电场分布进行调制，从而减小栅极结构和漂移区所在基底的拐角位置处的电场强度，有利于提高LDMOS晶体管的击穿电压，此外，第二导电插塞与漏区电连接，两者也具有等电位，当漏区承受高压时，所述第二导电插塞中位于硅化物阻挡层上的部分的电压相对于漂移区的电压更高，能够提高漏区边缘区域的电场强度，而漂移区的面积比漏区的面积大，使得电场分布更加均匀，有利于提高LDMOS晶体管的击穿电压，同时，与漏区相比，漂移区中单位面积承受的热量更小，能够提高LDMOS晶体管的散热性能，相应还有利于提高LDMOS晶体管的可靠性；综上，通过所述第一导电插塞和第二导电插塞，使得漂移区中的电场分布更加均匀，降低了整体电场峰值，从而提高LDMOS晶体管的击穿电压，且由于导通电阻不受影响，使得LDMOS晶体管的品质因数(即击穿电压和导通电阻的乘积)得到改善，此外，所述第二导电插塞还有利于提高LDMOS晶体管的可靠性，因此，LDMOS晶体管的电学性能和可靠性得到提升；而且，形成所述半导体结构的制程与形成接触孔插塞的制程相兼容，工艺改动小，且不会增加掩膜版的数量，降低了工艺复杂度和工艺成本。
附图说明
图1是一种半导体结构的剖视图；
图2是本发明半导体结构一实施例的剖视图；
图3是图2所示半导体结构的俯视图；
图4是本发明半导体结构中漏区的I-V特性图；
图5是本发明半导体结构另一实施例的俯视图；
图6是本发明半导体结构又一实施例的俯视图；
图7至图13是本发明半导体结构的形成方法一实施例中各步骤对应的剖视图。
具体实施方式
LDMOS晶体管的性能有待提高。现结合一种半导体结构分析其性能有待提高的原因。
参考图1，示出了一种半导体结构的剖视图。所述半导体结构为LDMOS晶体管，包括：基底10；位于所述基底10内且分立设置的体区11和漂移区12；浅沟槽隔离(shallowtrench isolation，STI)结构15，位于所述漂移区12所在的基底10内；栅极结构20，位于所述基底10上，所述栅极结构20横跨覆盖部分所述体区11和部分所述浅沟槽隔离结构15；源区13，位于所述体区11内且紧挨所述栅极结构20；漏区14，位于所述浅沟槽隔离结构15远离所述栅极结构20一侧的漂移区12内；侧墙25，位于所述栅极结构20的侧壁上；硅化物阻挡(salicide block，SAB)层，保形覆盖所述栅极结构20靠近所述漏区14一侧的部分顶部、侧墙25以及所述栅极结构20和漏区14之间的基底10顶部。
导通电阻和击穿电压主要由沟道区对应的漂移区12长度fx以及漂移区12的掺杂浓度决定。为了提高LDMOS晶体管的击穿电压，漂移区12长度fx需要增加，漂移区12的掺杂浓度需要降低，但由于这些变化，会导致LDMOS晶体管的导通电阻增大。
因此，如何提高击穿电压，且不增大导通电阻，成为亟待解决的问题
为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：第一导电插塞，贯穿层间介质层且电连接栅极结构，所述第一导电插塞还覆盖位于栅极结构顶部和侧壁上、以及位于栅极结构一侧部分基底上的硅化物阻挡层；第二导电插塞，贯穿漏区和漂移区交界处的层间介质层且电连接漏区，所述第二导电插塞还覆盖位于漏区一侧的部分硅化物阻挡层。第一导电插塞中位于硅化物阻挡层上的部分能够减小栅极结构和漂移区所在基底的拐角位置处的电场强度，第二导电插塞中位于硅化物阻挡层上的部分使得电场分布更加均匀，并提高LDMOS晶体管的散热性能；综上，通过所述第一导电插塞和第二导电插塞，提高了LDMOS晶体管的击穿电压，相应改善了LDMOS晶体管的品质因数，此外，第二导电插塞还有利于提高LDMOS晶体管的可靠性。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明半导体结构一实施例的剖视图。
所述半导体结构包括：基底100；位于所述基底100内且分立设置的体区110和漂移区120；栅极结构200，位于所述基底100上，所述栅极结构200横跨覆盖部分体区110和部分漂移区120；源区115，位于所述体区110内且紧挨栅极结构200；漏区125，位于所述漂移区120内且与栅极结构200相隔一横向距离；硅化物阻挡层130，保形覆盖所述栅极结构200靠近漏区125一侧的侧壁和部分顶部、以及所述栅极结构200和漏区125之间的基底100顶部；层间介质层102，位于所述栅极结构200露出的基底100上，所述层间介质层102覆盖栅极结构200和硅化物阻挡层130；第一导电插塞320，贯穿所述层间介质层102且电连接栅极结构200，且覆盖位于栅极结构200顶部和侧壁上、以及位于栅极结构200一侧部分基底100上的硅化物阻挡层130；第二导电插塞330，贯穿所述漏区125和漂移区120交界处的层间介质层102且电连接漏区125，且覆盖位于漏区125一侧的部分硅化物阻挡层130。
所述半导体结构为LDMOS晶体管，所述LDMOS晶体管可以为N型晶体管或P型晶体管。第一导电插塞320中位于硅化物阻挡层130上的部分用于减小栅极结构200和漂移区120所在基底100的拐角位置处的电场强度，第二导电插塞330中位于硅化物阻挡层130上的部分用于提高漏区125边缘区域的电场强度，使得电场分布更加均匀，并提高LDMOS晶体管的散热性能；综上，通过所述第一导电插塞320和第二导电插塞330，使得漂移区120中的电场分布更加均匀，降低了整体电场峰值，从而提高LDMOS晶体管的击穿电压，由于未对沟道区对应的漂移区120长度(未标示)以及漂移区120的掺杂浓度进行调整，导通电阻不受影响，使得LDMOS晶体管的品质因数得到改善，提高了LDMOS晶体管的电学性能和可靠性。
本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述体区110具有第一类型掺杂离子，所述第一类型掺杂离子可以为N型离子或P型离子。其中，当LDMOS晶体管为N型晶体管时，所述第一类型掺杂离子为P型离子，P型离子可以为B、Ga或In；当LDMOS晶体管为P型晶体管时，所述第一类型掺杂离子为N型离子，N型离子可以为P、As或Sb。
所述漂移区120用于承受较大的分压，所述漂移区120的存在有利于提高源区115和漏区125之间的击穿电压，并减小源区115和漏区125之间的寄生电容，有利于提高频率特性；并且，所述漂移区120在沟道区和漏区125之间起到缓冲作用，有利于改善LDMOS晶体管的短沟道效应。
所述漂移区120具有第二类型掺杂离子，所述第二类型掺杂离子可以为N型离子或P型离子，且所述第二类型掺杂离子和第一类型掺杂离子的类型不同。所述漂移区120的掺杂浓度较低，其掺杂浓度通常低于源区115和漏区125的掺杂浓度，相当于在源区115和漏区125之间形成一个高阻层，能够提高击穿电压，并减小了源区115和漏区125之间的寄生电容，有利于提高频率特性。
本实施例中，该半导体结构还包括：浅沟槽隔离结构101，位于漂移区120所在的基底100内，且所述浅沟槽隔离结构101顶面和基底100顶面相齐平。
对于LDMOS晶体管，漏区125要承受高压，热载流子注入(HCI)效应比较显著，所述浅沟槽隔离结构101用于改善热载流子注入效应，进一步提高LDMOS晶体管的击穿单压。本实施例中，浅沟槽隔离结构101的材料为氧化硅。在其他实施例中，其材料还可以为氮化硅或氮氧化硅等其他介电材料。
栅极结构200横跨覆盖部分体区110和部分漂移区120，且栅极结构200与浅沟槽隔离结构101具有交叠。其中，所述栅极结构200中位于浅沟槽隔离结构101上的部分用于作为场板(field plate)。
所述栅极结构200包括栅介质层210以及位于栅介质层210上的栅极层220。本实施例中，所述栅极结构200为多晶硅栅极结构，栅介质层210的材料为氧化硅，栅极层220的材料为多晶硅。在其他实施例中，栅极结构也可以为金属栅极结构，栅介质层的材料相应可以为高k栅介质材料，例如为HfO2或Al2O3等；栅极层的材料相应为金属，金属可以为铜、铝或钨等。
所述栅极结构200的侧壁上还形成有侧墙250，用于对栅极结构200的侧壁起到保护作用，还用于定义源区115的形成位置。所述侧墙250的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙250可以为单层结构或叠层结构。本实施例中，所述侧墙250为单层结构，其材料为氮化硅。
漏区125用作LDMOS晶体管的漏端。本实施例中，所述基底100暴露出漏区125表面，所述漏区125具有第二类型掺杂离子。所述漏区125和栅极结构200相隔一横向距离，以提高LDMOS晶体管的耐压性能。其中，漏区125和栅极结构200相隔一横向距离指的是：沿垂直于栅极结构200侧壁的方向上，所述漏区125位于栅极结构200的一侧且相隔离。
源区115用作LDMOS晶体管的源端，源区115的掺杂类型与漏区125的掺杂类型相同，源区115的掺杂离子浓度与漏区125的掺杂离子浓度相同。
本实施例中，所述源区115远离栅极结构200一侧的体区110内还形成有体接触区116，其侧壁与源区115侧壁相接触。体区110通过体接触区116实现外接。所述体接触区116具有第一类型掺杂离子，且所述体接触区116的掺杂离子浓度大于体区110的掺杂离子浓度，使所述体接触区116的电阻较小。
硅化物阻挡层130覆盖栅极结构200和漏极125之间的基底100顶部并延伸到部分栅极结构200的顶部上。其中，栅极结构200的侧壁上形成有侧墙250，硅化物阻挡层130还覆盖与漏区125邻近的栅极结构200侧壁上的侧墙250。
为了降低接触电阻，栅极结构200的部分顶部表面、源区115表面、漏区125表面和体接触区116表面上形成有金属硅化物(salicide)层(图未示)，所述硅化物阻挡层130用于防止金属硅化物层形成在不期望形成的区域上。
所述硅化物阻挡层130可以为氧化物层、氮化物层和氮氧化物层中的一种或者其叠层，氧化物层的材料包括氧化硅，氮化物层的材料包括氮化硅，氮氧化物层的材料包括氮氧化硅。本实施例中，所述硅化物阻挡层130的材料为ONO(oxide-nitride-oxide，氧化硅-氮化硅-氧化硅)结构，即所述硅化物阻挡层130包括自下而上依次层叠的氧化硅层、氮化硅层和氧化硅层。需要说明的是，所述硅化物阻挡层的材料还可以包括其他适合的材料，例如：掺碳的氮化硅等。
所述层间介质层140用于实现相邻晶体管之间的电隔离，其材料为绝缘材料。本实施例中，所述层间介质层140的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介电材料。
第一导电插塞320电连接栅极结构200，用于实现栅极结构200与外部电路的电连接，第二导电插塞330电连接漏区125，用于实现漏区125与外部电路的电连接。所述第一导电插塞320和第二导电插塞330的材料均为导电材料，所述导电材料可以为本领域技术人员熟知的任何适合的导电材料，包括但不限于金属材料，所述金属材料可以包括W、Al、Cu、Ag和Au中的一种或几种。本实施例中，所述导电材料为W。
本实施例中，所述第一导电插塞320覆盖硅化物阻挡层130露出的栅极结构200的部分顶部。在其他实施例中，根据工艺需求，所述第一导电插塞也可以覆盖栅极结构的整个顶部。
所述第一导电插塞320与栅极结构200一侧的基底100具有交叠，且所述第一导电插塞320与部分栅极结构200和基底100之间均通过硅化物阻挡层130相隔离，通过所述第一导电插塞320，有利于提高LDMOS晶体管的击穿电压。
具体地，所述栅极结构200与漂移区120所在基底100的拐角处的电场通常较高，该位置存在电场高峰，第一导电插塞320中位于硅化物阻挡层130上的部分用于对栅极结构200靠近漏区125一侧的电场分布进行调制，从而减小所述拐角位置处的电场强度，进而增大该位置发生击穿的难度。而且，第一导电插塞320与栅极结构200电连接，使得在对栅极结构200加载电位的同时，第一导电插塞320中位于硅化物阻挡层130上的部分也具有相等电位，与位于栅极结构顶部的导电插塞和位于硅化物阻挡层上的导电插塞分立设置的方案相比，有利于降低电路设计的复杂度、形成第一导电插塞320的工艺复杂度、以及后续形成互连结构的工艺复杂度。
根据性能需求，可合理设定沿垂直于栅极结构200侧壁的方向上，第一导电插塞320中位于栅极结构200一侧硅化物阻挡层130上的部分的宽度W1。
结合参考图3，图3是图2所示半导体结构的俯视图。为了便于图示，未示意出基底、体区、漂移区、体接触区、隔离结构、侧墙、硅化物阻挡层和层间介质层。本实施例中，所述第一导电插塞320的形状为柱状，其数量为多个，且多个第一导电插塞320沿栅极结构200的延伸方向排列。第一导电插塞320的形状可以为圆柱体或棱柱体，所述棱柱体包括正方体或长方体。如图3所示，作为一种示例，所述第一导电插塞320的横截面形状为长方形。
通过使多个第一导电插塞320分立设置于层间介质层102(如图2所示)中，使得相邻第一导电插塞320之间的区域也能够起到调制电场分布的作用，即提高了第一导电插塞320对电场分布的调制能力，有利于进一步提高LDMOS晶体管的击穿电压；而且，形成第一导电插塞320的制程通常包括刻蚀层间介质层102以形成通孔的步骤，所述通孔的数量相应为多个，每一个通孔中因刻蚀产生的电荷量较少，从而改善通孔底部拐角处的电荷聚集问题，进而降低硅化物阻挡层130出现过刻蚀的可能性。
继续参考图2，第二导电插塞330与漏区125一侧的基底100具有交叠，且所述第二导电插塞330与基底100之间通过硅化物阻挡层130相隔离，通过所述第二导电插塞330，也有利于提高LDMOS晶体管的击穿电压，同时提高LDMOS晶体管的可靠性。
具体地，所述第二导电插塞330与漏区125电连接，两者具有等电位，当漏区125承受高压时，第二导电插塞330中位于硅化物阻挡层130上的部分的电压相对于漂移区120的电压更高，能够提高漏区125边缘区域的电场强度，而漂移区120的面积比漏区125的面积大，使得电场分布更加均匀，有利于提高LDMOS晶体管的击穿电压，同时，漂移区120中单位面积承受的热量更小，能够提高LDMOS晶体管的散热性能，相应提高LDMOS晶体管的可靠性。而且，第二导电插塞330与漏区125电连接，使得在对漏区125加载电位的同时，第二导电插塞330中位于硅化物阻挡层130上的部分也具有相等电位，与位于漏区上方的导电插塞和位于硅化物阻挡层上的导电插塞分立设置的方案相比，有利于降低电路设计的复杂度、形成第二导电插塞330的工艺复杂度、以及后续形成互连结构的工艺复杂度。
其中，根据性能需求，可合理设定沿垂直于栅极结构200侧壁的方向上，第二导电插塞330中位于硅化物阻挡层130上的部分的宽度W2。
本实施例中，形成所述第一导电插塞320和第二导电插塞330的制程与形成接触孔插塞的制程相兼容，工艺改动小，且不会增加掩膜版的数量，有利于降低了形成所述半导体结构的工艺复杂度，并控制工艺成本。
继续参考图3，所述第二导电插塞330和第一导电插塞320的形状相同，从而降低形成半导体结构的工艺复杂度。为此，第二导电插塞330的形状为柱状，第二导电插塞330的数量为多个，且多个第二导电插塞330沿栅极结构200的延伸方向排列；而且，由前述分析可知，通过使第二导电插塞330的数量为多个，有利于改善电荷聚集问题、提高对电场分布的调制效果。在其他实施例中，根据工艺需求，第二导电插塞和第一导电插塞的形状也可以不相同。
继续参考图2和图3，所述半导体结构还包括：多个分立的第三导电插塞310，贯穿所述第一导电插塞320和第二导电插塞330之间的层间介质层102且位于所述硅化物阻挡层130上。
至少在沿垂直于栅极结构200侧壁的方向上，第三导电插塞310的数量为多个，第三导电插塞310用于作为浮置场板(floating plate)，通过在第一导电插塞320和第二导电插塞330之间设置多个分立的浮置场板，以增大耗尽区的面积并减少碰撞电离，并使得第一导电插塞320和第二导电插塞330之间的漂移区120中具有多个电场峰值，从而降低整体电场峰值，进一步提高LDMOS晶体管的击穿电压。
第三导电插塞310的材料为导电材料，导电材料可以为本领域技术人员熟知的任何适合的导电材料，包括但不限于金属材料，所述金属材料可以包括W、Al、Cu、Ag和Au中的一种或几种。本实施例中，所述第三导电插塞310与第一导电插塞320以及第二导电插塞330的材料相同，所述第一导电插塞320、第二导电插塞330和第三导电插塞310在同一工艺步骤中形成，不会增加掩膜版的数量，有利于控制生产成本、简化工艺步骤。
本实施例中，第三导电插塞310与第一导电插塞320以及第二导电插塞330的形状相同，从而降低形成工艺的复杂度。为此，所述第三导电插塞310的形状为柱状，且所述多个第三导电插塞310呈矩阵排列。由前述分析可知，通过使所述多个第三导电插塞310呈矩阵排列，有利于改善电荷聚集问题、提高对电场分布的调制效果。
其中，各第三导电插塞310的尺寸可以相等或不相等，相邻第三导电插塞310之间的间距可以相等或不相等。根据LDMOS晶体管的性能需求，可以对相邻第三导电插塞310之间的间距、第一导电插塞320与相邻第三导电插塞310之间的间距、第二导电插塞330与相邻第三导电插塞310之间的间距、所述第三导电插塞310的数量、以及所述第三导电插塞310沿垂直于栅极结构200侧壁方向的尺寸做相应调整。
本实施例中，所述半导体结构还包括：位于层间介质层102中且电连接源区115的第四导电插塞340。其中，由于源区115和体接触区116的侧壁相接触，第四导电插塞340位于源区115和体接触区116交界处的层间介质层102中，且同时电连接源区115和体接触区116，即源区115和体接触区116通过同一个第四导电插塞340实现与外部电路的电连接，降低了形成第四导电插塞340的工艺复杂度、增大了和工艺窗口。
本实施例中，所述第四导电插塞340与第一导电插塞320以及第二导电插塞330的材料相同，所述第一导电插塞320、第二导电插塞330和第四导电插塞340在同一工艺步骤中形成。
本实施例中，所述第四导电插塞340与第一导电插塞320以及第二导电插塞330的形状相同，从而降低形成所述半导体结构的工艺复杂度。对第四导电插塞340的具体描述，可参考前述对第一导电插塞320的相关描述，在此不再赘述。
结合参考图4，示出了本发明半导体结构中漏区的I-V特性图。其中，横坐标为漏区电压(V)，纵坐标是漏区电流(A/μm)，曲线L1表示一种现有技术中半导体结构对应的I-V特性图，剩余曲线表示本发明半导体结构不同实施例对应的I-V特性图。在增加漏区电压过程中使漏区电流开始剧增时的电压为击穿电压，因此，由图4可知，本发明实施例的击穿电压更高。
参考图5，示出了本发明半导体结构另一实施例的俯视图。为了便于图示，图4仅示意出了源区115a、栅极结构中的栅极层220a、漏区125a、第一导电插塞320a、第二导电插塞330a和第三导电插塞310a。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：第一导电插塞320a的形状为条状，且第一导电插塞320a的延伸方向平行于栅极结构(未标示)的延伸方向，第二导电插塞330a的形状为条状，第二导电插塞330a的延伸方向平行于栅极结构的延伸方向。
形成第一导电插塞320a和第二导电插塞330a的制程通常包括刻蚀层间介质层(图未示)以形成沟槽的步骤、以及在沟槽内填充导电材料的步骤，通过使第一导电插塞320a和第二导电插塞330a的形状为条状，还有利于增大形成沟槽的工艺窗口、提高填充导电材料的工艺难度，有利于提高第一导电插塞320a和第二导电插塞330a的质量。
所述半导体结构还包括：多个分立的第三导电插塞310a，贯穿所述第一导电插塞320a和第二导电插塞330a之间的层间介质层且位于硅化物阻挡层上。
本实施例中，第三导电插塞310a的形状也为条状，第三导电插塞310a的延伸方向平行于栅极结构的延伸方向，且所述多个第三导电插塞310a沿垂直于栅极结构侧壁的方向排列。在其他实施例中，第一导电插塞、第二导电插塞和第三导电插塞的形状也可以不相同。例如：第一导电插塞和第二导电插塞的形状为条状，第三导电插塞的形状为柱状，且所述多个第三导电插塞呈矩阵排列。
对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例不再赘述。
参考图6，示出了本发明半导体结构又一实施例的俯视图。
为了便于图示，图6仅示意出了源区115b、栅极结构中的栅极层220b、漏区125b、第一导电插塞320b、第二导电插塞330b和第三导电插塞310b。
本实施例与前述实施例的相同之处，不再赘述。不同之处在于：第一导电插塞320b、第二导电插塞330b和第三导电插塞310b的形状各自为封闭的环状。
本实施例中，根据电路设计需求，基底(图未示)中的体区(图未示)环绕漂移区(图未示)，相应的，栅极结构(未标示)为封闭的环状，栅极结构环绕漏区125b，且源区115b环绕栅极结构。例如：所述LDMOS晶体管在俯视平面是呈圆形，漏区位于圆心位置；浅沟槽隔离结构、漂移区、栅极结构、源区、体接触区以及体区均为呈包围所述漏区的圆环状。为此，所述第一导电插塞320b和第二导电插塞330b的横截面均为封闭的环状，且所述述第一导电插塞320b环绕所述第二导电插塞330b。相应的，所述多个第三导电插塞310b由内向外依次环绕第二导电插塞330b，所述第一导电插塞320b则环绕第三导电插塞310b。其中，由内向外的方向指的是：沿漏区125b指向栅极结构的方向。
在另一些实施例中，根据电路设计需求，还可以为：栅极结构环绕源区，且漏区环绕栅极结构；在这种情况下，所述多个第三导电插塞由内向外依次环绕所述第一导电插塞，且所述第二导电插塞环绕所述第三导电插塞。其中，由内向外的方向指的是：沿所述栅极结构指向所述漏区的方向。在其他实施例中，当第一导电插塞和第二导电插塞的横截面均为封闭的环状时，第三导电插塞的形状也可以不为封闭的环状，例如：所述第三导电插塞的形状为条状或柱状，且位于所述第一导电插塞和第二导电插塞之间的区域内。
对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例不再赘述。
相应的，本发明实施例还提供一种用于形成前述半导体结构的方法。图7至图13是本发明半导体结构的形成方法一实施例中各步骤对应的剖视图。
结合参考图7和图8，提供基底100，所述基底100内形成有分立设置的体区110和漂移区120，所述基底100上形成有栅极结构200，所述栅极结构200横跨覆盖部分所述体区110和部分所述漂移区120。
所述基底100用于形成LDMOS晶体管，所述LDMOS晶体管可以为N型晶体管或P型晶体管。作为一种示例，所述基底100为硅衬底。
所述体区110具有第一类型掺杂离子。当LDMOS晶体管为N型晶体管时，所述第一类型掺杂离子为P型离子；当LDMOS晶体管为P型晶体管时，所述第一类型掺杂离子为N型离子。所述漂移区120具有第二类型掺杂离子，且第二类型掺杂离子和第一类型掺杂离子的类型不同。
具体地，利用掩膜版(mask)，对特定区域的基底100分别进行掺杂处理，以分别形成体区110和漂移区120。其中，所述掺杂处理的工艺可以为采离子注入工艺，可以先形成体区110也可以先形成漂移区120，在此不作具体限定。
本实施例中，所述形成方法还包括：在所述基底内100内形成浅沟槽隔离结构101，且所述浅沟槽隔离结构101顶面和基底100顶面相齐平。所述浅沟槽隔离结构101形成于漂移区120所在的基底100内，有利于改善热载流子注入效应，从而提高LDMOS晶体管的击穿单压。
本实施例中，所述浅沟槽隔离结构101的材料为氧化硅。在其他实施例中，所述浅沟槽隔离结构的材料还可以为氮化硅或氮氧化硅等其他介电材料。
本实施例中，在形成所述漂移区120后，在所述漂移区120所在的基底100内形成所述浅沟槽隔离结构101。
参考图8，在形成所述体区110、漂移区120和浅沟槽隔离结构101后，在所述基底100上形成栅极结构200。
所述栅极结构200横跨覆盖部分体区110和部分漂移区120，且所述栅极结构200与浅沟槽隔离结构101具有交叠，所述栅极结构200中位于浅沟槽隔离结构101上的部分用于作为场板。
栅极结构200包括栅介质层210以及位于栅介质层210上的栅极层220。本实施例中，栅极结构200为多晶硅栅极结构，栅介质层210的材料为氧化硅，栅极层220的材料为多晶硅。在其他实施例中，栅极结构也可以为金属栅极结构，栅介质层的材料相应可以为高k栅介质材料，栅极层的材料相应为金属。
本实施例中，所述形成方法还包括：在所述栅极结构200的侧壁上形成侧墙250。作为一种示例，所述侧墙250为单层结构，其材料为氮化硅。
参考图9，形成所述侧墙250后，在所述栅极结构200两侧分别形成源区115和漏区125，所述源区115形成于体区110内且紧挨栅极结构200，所述漏区125形成于漂移区120内且与栅极结构200相隔一横向距离。
本实施例中，所述基底100暴露出漏区125顶部表面，所述漏区125具有第二类型掺杂离子；所述漏区125和栅极结构200相隔一横向距离，以提高LDMOS晶体管的耐压性能。所述基底100也暴露出源区11顶部表面，所述源区115的掺杂类型与所述漏区125的掺杂类型相同，所述源区115的掺杂离子浓度与所述漏区125的掺杂离子浓度相同。
具体地，利用掩膜版，对栅极结构200两侧特定区域的基底100进行掺杂处理，形成源区115和漏区125。所述掺杂处理的工艺可以为采离子注入工艺。
所述形成方法还包括：在源区115远离栅极结构200一侧的体区110内形成体接触区116，体接触区116侧壁与源区115侧壁相接触。体区110通过体接触区116实现外接，体接触区116具有第一类型掺杂离子。具体地，利用掩膜版，对基底100进行掺杂处理，形成所述体接触区116。
其中，可以先形成所述源区115和漏区125，再形成所述体接触区116，或者，先形成所述体接触区116，再形成所述源区115和漏区125。
参考图10，形成硅化物阻挡层130，保形覆盖栅极结构200靠近漏125一侧的侧壁和部分顶部、以及栅极结构200和漏区125之间的基底100顶部。
在形成半导体结构的制程中，后续通常还包括在栅极结构200的部分顶部表面、源区115表面、漏区125表面和体接触区116表面形成金属硅化物层的步骤，硅化物阻挡层130用于防止金属硅化物层形成在不期望形成的区域上。
硅化物阻挡层130覆盖栅极结构200和漏极125之间的基底100顶部并延伸到部分栅极结构200顶部上。本实施例中，硅化物阻挡层130还覆盖与漏区125邻近的栅极结构200侧壁上的侧墙250。
所述硅化物阻挡层130可以为氧化物层、氮化物层和氮氧化物层中的一种或者其叠层，所述氧化物层的材料包括氧化硅，所述氮化物层的材料包括氮化硅，所述氮氧化物层的材料包括氮氧化硅。本实施例中，所述硅化物阻挡层130包括自下而上依次层叠的氧化硅层、氮化硅层和氧化硅层。在其他实施例中，所述硅化物阻挡层的材料还可以包括其他适合的材料，例如：掺碳的氮化硅等。
具体地，通过依次进行的沉积步骤、光刻步骤和刻蚀步骤，形成露出栅极结构200的部分顶面、漏区125表面、源区115表面和体接触区115表面的所述硅化物阻挡层130，以便于后续形成金属硅化物层。为此，形成硅化物阻挡层130后，通常还包括：在栅极结构200的部分顶部表面、源区115表面、漏区125表面和体接触区116表面形成金属硅化物层(图未示)。金属硅化物层用于降低接触电阻，其材料可以包括CoSix、NiSix及PtSix或其组合。
需要说明是，形成金属硅化物层后，还包括：形成刻蚀停止层，保形覆盖所述基底100、金属硅化物层、侧墙250、栅极结构200和硅化物阻挡层130。所述刻蚀停止层用于在后续接触孔插塞的制程中，定义刻蚀工艺的停止位置。本实施例中，所述刻蚀停止层的材料为氮化硅。
参考图11，形成刻蚀停止层(图未示)后，在所述刻蚀停止层上形成层间介质层102，所述层间介质层102覆盖栅极结构200和硅化物阻挡层130。
所述层间介质层102用于实现相邻晶体管之间的电隔离，其材料为绝缘材料。本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介电材料。
具体地，通过沉积工艺形成层间介质层102。其中，形成层间介质层102的步骤还可以包括平坦化处理，使得所述层间介质层102具有平坦表面。
结合参考图11至图13，形成贯穿层间介质层102的第一导电插塞320(如图13所示)和第二导电插塞330(如图13所示)，所述第一导电插塞320电连接栅极结构200，且还覆盖位于栅极结构200顶部和侧壁上、以及位于栅极结构200一侧部分基底100上的硅化物阻挡层130，第二导电插塞330电连接漏区125，且还覆盖位于漏区125一侧的部分硅化物阻挡层130。
第一导电插塞320电连接栅极结构200，用于实现栅极结构200与外部电路的电连接，第二导电插塞330电连接漏区125，用于实现漏区125与外部电路的电连接。本实施例中，所述第一导电插塞320覆盖硅化物阻挡层130露出的栅极结构200的部分顶部。在其他实施例中，根据工艺需求，所述第一导电插塞也可以覆盖栅极结构的整个顶部。
栅极结构200与漂移区120所在基底100的拐角处通常存在电场高峰，第一导电插塞320中位于硅化物阻挡层130上的部分用于对栅极结构200靠近漏极一侧的电场分布进行调制，从而减小该拐角位置处的电场强度，进而增大该位置发生击穿的难度。而且，第一导电插塞320与栅极结构200电连接，使得在对栅极结构200加载电位的同时，第一导电插塞320中位于硅化物阻挡层130上的部分也具有相等电位，与位于栅极结构顶部的导电插塞和位于硅化物阻挡层上的导电插塞分立设置的方案相比，有利于降低电路设计的复杂度、形成第一导电插塞320的工艺复杂度、以及后续形成互连结构的工艺复杂度。
所述第二导电插塞330与漏区125电连接，两者具有等电位，第二导电插塞330能够提高漏区125边缘区域的电场强度，而漂移区120的面积比漏区125的面积大，使得电场分布更加均匀，有利于提高LDMOS晶体管的击穿电压，同时，与漏区125相比，漂移区120中单位面积承受的热量更小，能够提高LDMOS晶体管的散热性能，相应提高LDMOS晶体管的可靠性。而且，第二导电插塞330与漏区125电连接，使得在对漏区125加载电位的同时，第二导电插塞330中位于硅化物阻挡层130上的部分也具有相等电位，与位于漏区上方的导电插塞和位于硅化物阻挡层上的导电插塞分立设置的方案相比，有利于降低电路设计的复杂度、形成第二导电插塞330的工艺复杂度、以及后续形成互连结构的工艺复杂度。
为此，通过第一导电插塞320和第二导电插塞330，使得漂移区120中的电场分布更加均匀，降低了整体电场峰值，从而提高LDMOS晶体管的击穿电压，且由于未对沟道区对应的漂移区120长度(未标示)以及漂移区120的掺杂浓度进行调整，导通电阻不受影响，使得LDMOS晶体管的品质因数得到改善，此外，所述第二导电插塞还有利于提高LDMOS晶体管的可靠性，因此，本实施例中LDMOS晶体管的电学性能和可靠性得到了提升。
需要说明的是，根据性能需求，合理设定沿垂直于栅极结构200侧壁的方向上，所述第一导电插塞320中位于栅极结构200一侧硅化物阻挡层130上的部分的宽度W1、以及所述第二导电插塞330中位于硅化物阻挡层130上的部分的宽度W2。
本实施例中，形成第一导电插塞320和第二导电插塞330的步骤中，还形成贯穿层间介质层102的多个分立的第三导电插塞310(如图13所示)，第三导电插塞310位于第一导电插塞320和第二导电插塞330之间且位于硅化物阻挡层130上。其中，至少在沿垂直于栅极结构200侧壁的方向上，第三导电插塞310的数量为多个，第三导电插塞310用于作为浮置场板，用于增大耗尽区的面积并减少碰撞电离，并使得第一导电插塞320和第二导电插塞330之间的漂移区120中具有多个电场峰值，从而降低整体电场峰值，进一步提高LDMOS晶体管的击穿电压。
具体地，参考图11，在所述层间介质层102上形成图形层108。
所述图形层108用于作为后续刻蚀所述层间介质层102的掩膜，以定义第一导电插塞和第二导电插塞的位置。本实施例中，所述图形层108的材料为光刻胶。在其他实施例中，根据工艺需求，所述图形层的材料也可以为硬掩膜层材料，例如：氮化硅。
参考图12，以所述图形层108为掩膜刻蚀层间介质层102，在层间介质层102中形成第一接触孔122和第二接触孔132，所述第一接触孔122底部露出栅极结构200的顶部，且还露出位于栅极结构200顶部和侧壁上的硅化物阻挡层130、以及位于栅极结构200一侧的部分硅化物阻挡层130，所述第二接触孔132底部露出漏区125，且还露出位于漏区125一侧的部分硅化物阻挡层130。
所述第一接触孔122用于为后续形成第一导电插塞提供空间位置，所述第二接触孔132用于为后续形成第二导电插塞提供空间位置。
本实施例中，所述第一接触孔122露出所述栅极结构的部分顶部。在其他实施例中，根据工艺需求，所述第一接触孔也可以露出栅极结构的整个顶部。
本实施例中，采用干法刻蚀工艺，刻蚀层间介质层102。干法刻蚀工艺具有刻蚀异性刻蚀的特性，通过选用干法刻蚀工艺，有利于提高所述第一接触孔122和第二接触孔132的形貌质量，且易于控制对所述层间介质层102的刻蚀量，降低所述硅化物阻挡层130被误刻蚀的概率。
具体地，以刻蚀阻挡层(图未示)顶面为停止位置，刻蚀层间介质层102，形成露出刻蚀阻挡层的初始接触孔；形成初始接触孔后，继续刻蚀所述刻蚀阻挡层，直至露出金属硅化物层(图未示)表面和部分硅化物阻挡层130表面。其中，在所述刻蚀阻挡层的作用下，在保证第一接触孔122能够露出栅极结构200顶部、且第二接触孔132能够露出漏区125顶部的情况下，降低硅化物阻挡层130被刻蚀的概率。
本实施例中，第一接触孔122的形状为通孔状，第一接触孔122的数量为多个，且所述多个第一接触孔122沿栅极结构200的延伸方向排列。具体地，所述第一接触孔122的横截面形状可以为圆形、正方形或长方形。作为一种示例，所述第一接触孔122的横截面形状为长方形。通过使第一接触孔122的数量为多个，使得后续多个第一导电插塞分立设置于层间介质层102中，使得后续相邻第一导电插塞之间的区域也能够起到调制电场分布的作用，有利于进一步提高LDMOS晶体管的击穿电压；而且，有利于改善第一接触孔122底部拐角处的电荷聚集问题，从而降低硅化物阻挡层130发生过刻蚀的概率。
在另一些实施例中，第一接触孔的形状还可以为沟槽状，且第一接触孔的延伸方向平行于栅极结构的延伸方向，这有利于增大形成第一接触孔的工艺窗口、降低后续在第一接触孔中形成第一导电插塞的工艺难度。
同理，第二接触孔132为通孔状，第二接触孔132的数量为多个，且所述多个第二接触孔132沿栅极结构200的延伸方向排列，或者，所述第二接触孔的形状为沟槽状，且所述第二接触孔的延伸方向平行于栅极结构的延伸方向。
本实施例中，所述第二接触孔132和第一接触孔122的形状相同，从而降低工艺复杂度。
在刻蚀层间介质层102的步骤中，还在层间介质层102中形成多个分立的第三接触孔112，所述第三接触孔112位于第一接触孔122和第二接触孔132之间的层间介质层102中。所述第三接触孔112用于为后续形成第三导电插塞提供空间位置。
本实施例中，所述第三接触孔112与第一接触孔122以及第二接触孔132的形状相同，从而降低刻蚀层间介质层102的工艺复杂度。为此，第三接触孔112为通孔状，且多个第三接触孔112呈矩阵排列。在另一些实施例中，其形状还可以为沟槽状，且第三接触孔的延伸方向平行于栅极结构的延伸方向。
根据工艺需求，所述第一接触孔、第二接触孔和第三接触孔的形状也可以不相同。例如：所述第一接触孔和第二接触孔的形状为沟槽状，所述第三接触孔的形状为通孔状且所述多个第三接触孔呈矩阵排列。又一些实施例中，根据电路设计需求，基底中的体区也可以环绕漂移区，相应的，栅极结构为封闭的环状，栅极结构环绕漏区，且源区环绕栅极结构。为此，第一接触孔、第二接触孔和第三接触孔的横截面形状均为封闭的环状，所述多个第三接触孔由内向外依次环绕第二接触孔，且第一接触孔环绕第三接触孔；其中，由内向外的方向指的是：沿漏区指向栅极结构的方向。再一些实施例中，根据电路设计需求，还可以为：栅极结构环绕源区，且漏区环绕栅极结构；在这种情况下，第三接触孔由内向外依次环绕所述第一接触孔，且第二接触孔环绕第三接触孔；其中，由内向外的方向指的是：沿栅极结构指向漏区的方向。在其他实施例中，当第一接触孔和第二接触孔的横截面均为封闭的环状时，所述第三接触孔的形状也可以不为封闭的环状，例如：所述第三接触孔的形状为条状或柱状，且位于所述第一接触孔和第二接触孔之间的区域内。
本实施例中，在刻蚀层间介质层102的步骤中，还在层间介质层102中形成露出漏区115的第四接触孔142，所述第四接触孔142用于为后续形成电连接漏区115的第四导电插塞提供空间位置。其中，由于源区115和体接触区116的侧壁相接触，因此，第四接触孔142位于源区115和体接触区116交界处的层间介质层102中，且同时露出源区115和体接触区116，从而使源区115和体接触区116通过同一个导电插塞实现与外部电路的电连接，降低了形成第四接触孔142的工艺复杂度和工艺窗口。
本实施例中，在完成该刻蚀步骤后，还包括：去除所述图形层108。
参考图13，在第一接触孔122和第二接触孔132中填充导电材料，形成位于第一接触孔122中的第一导电插塞320、以及位于第二接触孔132中的第二导电插塞330。
所述导电材料可以为本领域技术人员熟知的任何适合的导电材料，包括但不限于金属材料，所述金属材料可以包括W、Al、Cu、Ag和Au中的一种或几种。本实施例中，所述导电材料为W。
在所述填充导电材料的步骤中，导电材料还填充于第三接触孔112和第四接触孔142中，形成位于第三接触孔112中的第三导电插塞310、以及位于第四接触孔142中的第四导电插塞。
本实施例中，形成第一导电插塞320和第二导电插塞330的制程与形成接触孔插塞的制程相兼容，增大第一接触孔122和第二接触孔132沿垂直于栅极结构200的尺寸即可获得满足工艺需求的第一导电插塞320和第二导电插塞330，且采用相同的方法，在第一接触孔122和第二接触孔132之间形成第三接触孔112，即可获得满足工艺需求的第三导电插塞310，工艺改动小，不会增加掩膜版的数量，有降低了形成所述半导体结构的工艺复杂度，并控制工艺成本。
在其他实施例中，也可以在所述第一接触孔、第二接触孔、第三接触孔和第四接触孔中填充不同的导电材料。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
基底；
位于所述基底内且分立设置的体区和漂移区；
栅极结构，位于所述基底上，所述栅极结构横跨覆盖部分所述体区和部分所述漂移区；
源区，位于所述体区内且紧挨所述栅极结构；
漏区，位于所述漂移区内且与所述栅极结构相隔一横向距离；
硅化物阻挡层，保形覆盖所述栅极结构靠近所述漏区一侧的侧壁和部分顶部、以及所述栅极结构和漏区之间的基底顶部；
层间介质层，位于所述栅极结构露出的基底上，所述层间介质层覆盖所述栅极结构和硅化物阻挡层；
第一导电插塞，贯穿所述层间介质层且电连接所述栅极结构，所述第一导电插塞还覆盖位于所述栅极结构顶部和侧壁上、以及位于所述栅极结构一侧部分基底上的硅化物阻挡层；所述第一导电插塞的数量为多个，且所述多个第一导电插塞沿所述栅极结构的延伸方向排列；
第二导电插塞，贯穿所述漏区和漂移区交界处的层间介质层且电连接所述漏区，所述第二导电插塞覆盖位于所述漏区一侧的部分硅化物阻挡层。
2.如权利要求1所述的半导体结构，其特征在于，所述第一导电插塞的形状为柱状。
3.如权利要求1所述的半导体结构，其特征在于，所述第二导电插塞的形状为柱状，所述第二导电插塞的数量为多个，且所述多个第二导电插塞沿所述栅极结构的延伸方向排列；或者，所述第二导电插塞的形状为条状，所述第二导电插塞的延伸方向平行于所述栅极结构的延伸方向。
4.如权利要求1所述的半导体结构，其特征在于，所述栅极结构为封闭的环状；所述栅极结构环绕所述漏区，且所述源区环绕所述栅极结构；
所述第一导电插塞和第二导电插塞的横截面形状均为封闭的环状，且所述第一导电插塞环绕所述第二导电插塞；
或者，
所述栅极结构为封闭的环状，所述栅极结构环绕所述源区，且所述漏区环绕所述栅极结构；
所述第一导电插塞和第二导电插塞的横截面形状均为封闭的环状，且所述第二导电插塞环绕所述第一导电插塞。
5.如权利要求1所述的半导体结构，其特征在于，所述第一导电插塞和第二导电插塞的形状相同。
6.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：多个分立的第三导电插塞，贯穿所述第一导电插塞和第二导电插塞之间的层间介质层且位于所述硅化物阻挡层上。
7.如权利要求6所述的半导体结构，其特征在于，所述第三导电插塞的形状为柱状，所述多个第三导电插塞呈矩阵排列；
或者，所述第三导电插塞的形状为条状，所述第三导电插塞的延伸方向平行于所述栅极结构的延伸方向，且所述多个第三导电插塞沿垂直于所述栅极结构侧壁的方向排列。
8.如权利要求6所述的半导体结构，其特征在于，所述栅极结构为封闭的环状，所述栅极结构环绕所述漏区，且所述源区环绕所述栅极结构；
所述第一导电插塞、第二导电插塞和第三导电插塞的横截面形状均为封闭的环状，所述第三导电插塞由内向外依次环绕所述第二导电插塞，且所述第一导电插塞环绕所述第三导电插塞；
或者，
所述栅极结构为封闭的环状，所述栅极结构环绕所述源区，且所述漏区环绕所述栅极结构；
所述第一导电插塞、第二导电插塞和第三导电插塞的横截面形状均为封闭的环状，所述第三导电插塞由内向外依次环绕所述第一导电插塞，且所述第二导电插塞环绕所述第三导电插塞。
9.如权利要求6所述的半导体结构，其特征在于，所述第一导电插塞、第二导电插塞以及第三导电插塞的形状相同。
10.如权利要求6所述的半导体结构，其特征在于，所述第三导电插塞的材料为W、Al、Cu、Ag和Au中的一种或几种。
11.如权利要求1所述的半导体结构，其特征在于，所述第一导电插塞和第二导电插塞中任一个的材料为W、Al、Cu、A和Au中的一种或几种。
12.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底内形成有分立设置的体区和漂移区，所述基底上形成有栅极结构，所述栅极结构横跨覆盖部分所述体区和部分所述漂移区；
在所述体区内形成源区，所述源区紧挨所述栅极结构；
在所述漂移区内形成漏区，所述漏区与所述栅极结构相隔一横向距离；
形成所述源区和漏区后，形成硅化物阻挡层，所述硅化物阻挡层保形覆盖所述栅极结构靠近所述漏区一侧的侧壁和部分顶部、以及所述栅极结构和漏区之间的基底顶部；
在所述基底上形成层间介质层，所述层间介质层覆盖所述栅极结构和硅化物阻挡层；
形成贯穿所述层间介质层的第一导电插塞和第二导电插塞，所述第一导电插塞电连接所述栅极结构，且还覆盖位于所述栅极结构顶部和侧壁上、以及位于所述栅极结构一侧部分基底上的硅化物阻挡层，所述第二导电插塞电连接所述漏区，且覆盖位于所述漏区一侧的部分硅化物阻挡层，所述第一导电插塞的数量为多个，且所述多个第一导电插塞沿所述栅极结构的延伸方向排列。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述第一导电插塞和第二导电插塞的步骤包括：在所述层间介质层上形成图形层，所述图形层用于定义所述第一导电插塞和第二导电插塞的位置；
以所述图形层为掩膜，刻蚀所述层间介质层，在所述层间介质层中形成第一接触孔和第二接触孔，所述第一接触孔底部露出所述栅极结构的顶部，且还露出位于所述栅极结构顶部和侧壁上的硅化物阻挡层以及位于所述栅极结构一侧的部分硅化物阻挡层，所述第二接触孔底部露出所述漏区，且还露出位于所述漏区一侧的部分硅化物阻挡层；
填充所述第一接触孔和第二接触孔，形成位于所述第一接触孔中的所述第一导电插塞、以及位于所述第二接触孔中的第二导电插塞。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，形成贯穿所述层间介质层的第一导电插塞和第二导电插塞的步骤中，还形成贯穿所述层间介质层的多个分立的第三导电插塞，所述第三导电插塞位于所述第一导电插塞和第二导电插塞之间且位于所述硅化物阻挡层上。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，刻蚀所述层间介质层。
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