CN111712900B - 用于控制存储器单元中的源极区形成的浮栅间隔部 - Google Patents

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Abstract

本发明提供了一种用于形成集成电路存储器单元(例如，闪存存储器单元)的方法。一对间隔开的浮栅结构可在衬底上方形成。非共形间隔层可在该结构上方形成，并且可包括与浮栅侧壁横向相邻的间隔部侧壁区。可例如经由HVII执行源极注入，以在衬底中限定源极注入区。间隔部侧壁区基本上防止源极注入材料的渗透，使得源极注入区通过间隔部侧壁区自对准。源极注入材料横向地扩散以部分地在浮栅下方延伸。使用包括间隔部侧壁区的非共形间隔层可(a)保护浮栅的上角部或“尖端”免于圆化，并且(b)提供对每个浮栅下方的源极结边缘位置的横向控制。

Description

用于控制存储器单元中的源极区形成的浮栅间隔部
相关专利申请
本专利申请要求提交于2018年2月13日的美国临时专利申请62/630,051的优先权，该申请的全部内容据此以引用方式并入以用于所有目的。
技术领域
本公开涉及半导体器件和制造，并且更具体地，涉及使用浮栅间隔部(例如，非共形、自对准的浮栅间隔部)来调节存储器单元中的源极区的方法，以及使用此类方法制造的存储器单元。
背景技术
某些存储器单元(包括闪存存储器单元)包括通过一个或多个编程/擦除栅、字线或一个或多个其他导电元件来编程和擦除的至少一个浮栅。一些存储器单元使用在浮栅上方延伸的公共编程/擦除栅来对单元进行编程和擦除两者。其他存储器单元包括在浮栅上方延伸的单独的编程栅和擦除栅。在一些具体实施中，浮栅由Poly1层形成，而编程栅和擦除栅(或公共编程/擦除栅)由在横向方向上与下面的Poly1浮栅部分重叠的Poly2层形成。对于一些存储器单元，制造工艺包括浮栅热氧化工艺，该工艺在Poly1浮栅上形成足球形氧化物。每个单元可包括例如通过高电压离子注入(HVII)形成于衬底中的源极区，该源极区在浮栅的一部分下方横向扩散。
一些存储器单元(例如，某些闪存存储器单元)可能由于缩放而遇到问题。图1示出了示例性存储器单元结构100，以示出某些尺寸缩小的单元中可能存在的两个此类问题。存储器单元100可包括来自其总部位于2355W.Chandler Blvd.,Chandler,Arizona 85224的Microchip Technology Inc.的SuperFlash存储器单元的结构，或此类存储器单元的修改版本。
存储器单元结构100包括形成在衬底102上方的两个间隔开的浮栅104，其中“足球氧化物”106形成在每个浮栅106上方，字线108在每个浮栅104上方形成，并且公共擦除栅或“耦合栅”110在两个浮栅104之间形成并在该两个浮栅104上方延伸，并且源极区112在公共擦除栅下方形成。在该单元中，源极区112可以在形成字线108和耦合栅110之前形成，例如，通过源极掺杂物(例如，磷)的高压离子注入(HVII)穿过在该结构上方形成的抗蚀剂层中的开口，然后进行退火工艺以引起源极掺杂物的横向扩散。
在一些构型或实例中，例如，对于特别小或缩小的单元，掺杂源极区(例如，磷掺杂区)可在浮栅下方横向扩散过大距离。另外，在一些构型或实例中，在源极注入期间，每个浮栅104的未被抗蚀剂掩蔽的部分相对不受保护，使得源极掺杂物(例如，磷)的一部分可穿透每个足球氧化物106并进入每个下面的浮栅104中。具体地，在浮栅120的上角部或“尖端”(例如，在源极区112上方对准的源极侧FG擦除尖端)中接收的掺杂物可导致FG尖端120在后续氧化期间出现不期望的钝化或圆化。
图2示出了示例性闪存存储器单元结构200，其包括在衬底202上方形成的两个浮栅204，每个浮栅204被平顶氧化物盖或“螺柱”区域206覆盖，以及在该结构上方形成的共形氮化物层230，例如，具有约的厚度。平顶浮栅结构可以任何合适的方式形成，例如，使用2018年3月15日提交的共同未决的美国专利申请15/921,858中公开的技术，该申请的全部内容据此以引用方式并入。
共形氮化物层230旨在充当屏蔽以保护HVII源极注入掺杂物免于向下渗透到浮栅多晶硅中并且避免导致浮栅上角部或尖端220在后续氧化期间钝化或圆化。然而，在一些构型或实例中，共形氮化物层230的间距/厚度可功能性地耦合至HVII过程所需的能级，因为HVII注入物必须行进穿过在衬底202上方延伸的氮化物层230。穿过氮化物层的有效HVII工艺所需的能级可导致源极区212在每个浮栅204下方的不期望的横向扩散量。
发明内容
本发明的实施方案提供了一种具有非共形、自对准浮栅间隔部的存储器单元(例如，闪存存储器单元)，以及用于此类存储器单元的制造方法。在一个实施方案中，一对间隔开的浮栅结构可在衬底上方形成。非共形间隔层可在该结构上方形成，并且可包括与浮栅侧壁横向相邻的间隔部侧壁区。可例如经由HVII执行源极注入，以在衬底中限定源极注入区。间隔部侧壁区基本上防止源极注入材料的渗透，使得源极注入区通过间隔部侧壁区自对准。源极注入材料横向地扩散以部分地在浮栅下方延伸。
使用包括间隔部侧壁区的非共形间隔层可(a)保护浮栅的上角部或“尖端”免受HVII掺杂以及在氧化期间的后续圆化的影响，例如在被配置用于EG擦除的存储器单元中，以及(b)提供对每个浮栅下方的源极结边缘位置的独立横向控制，这对于例如热载流子注入(HCI)编程可能是至关重要的。此外，所公开的发明可保护浮栅尖端免受HVII掺杂以及在氧化期间的后续圆化的影响。
附图说明
下文结合附图描述了本公开的示例方面，其中：
图1示出了示例性闪存存储器单元结构(例如，SuperFlash单元结构)，其包括一对浮栅和布置在该浮栅上方的耦合栅，并且源极区由在该对浮栅之间传送的源极注入形成；
图2示出了包括一对平顶浮栅和在该浮栅上方形成的共形间隔层的示例性闪存存储器单元结构(例如，SuperFlash单元结构)，其中源极区由源极注入形成，该源极注入传送穿过该一对浮栅之间的该共形间隔层的一部分并进入下面的衬底中；
图3示出了根据本发明的示例性实施方案的包括一对平顶浮栅和在该浮栅上方形成的非共形间隔层的示例性闪存存储器单元结构(例如，SuperFlash单元结构)，其中源极区由源极注入形成，该源极注入传送穿过该一对浮栅之间的非共形层侧壁之间的空间并进入下面的衬底中；以及
图4示出了针对(a)现有技术的存储器单元的源极结边缘处的示例性掺杂物分布模拟，和(b)根据本发明(即，使用非共形层来控制源极区的横向范围)形成的示例性存储器单元的源极结边缘处的示例性掺杂物分布模拟。
具体实施方式
本发明的实施方案提供了一种具有非共形、自对准浮栅间隔部的存储器单元(例如，闪存存储器单元)，以及用于此类存储器单元的制造方法。
一些实施方案提供了一种用于形成集成电路存储器单元(例如，SuperFlash或其他闪存存储器单元)的方法，该方法使用非共形浮栅间隔部以自对准衬底中的源极注入区并控制浮栅下方的后扩散横向源极结边缘位置。在示例性实施方案中，浮栅结构在衬底上方形成，并且形成非共形间隔层，该非共形间隔层包括与浮栅的侧壁横向相邻的间隔部侧壁区。然后可例如经由HVII执行源极注入，以在衬底中限定源极注入区。间隔部侧壁区可基本上防止源极注入材料的渗透，使得形成于衬底中的源极注入区通过间隔部侧壁区自对准。源极注入材料例如通过退火横向扩散，以使源极区部分地在浮栅下方延伸。使用包括间隔部侧壁区的非共形间隔层可(a)保护浮栅的一个或多个上角部或一个或多个“尖端”免于圆化，该圆化可在使用现有已知技术的源极注入和后续氧化之后发生，并且(b)提供对浮栅下方的源极结边缘位置的独立横向控制，这在缩小/小型存储器单元中可能是特别有利的。
图3示出了根据示例性实施方案的用于形成示例性闪存存储器单元结构300的示例性技术，该技术包括使用非共形浮栅间隔部来调节源极区的位置和横向范围。在例示的实施方案中，使用任何合适的技术在衬底302上方形成一对浮栅304。氧化物区或盖306可在每个浮栅304上方形成。在例示的示例中，每个氧化物区306可包括在浮栅304上方形成的平顶氧化物盖，例如，使用2018年3月15日提交的所附共同未决的美国专利申请15/921,858中公开的技术，该申请的全部内容据此以引用方式并入。在其他实施方案中，浮栅304和氧化物区306可具有任何合适的形状，并且可使用任何合适的处理技术来形成。
每个浮栅304和覆盖的氧化物区306可统称为在303处指示的“浮栅结构”。因此，图3示出了一对示例性浮栅结构303，每个浮栅结构包括浮栅304和覆盖的氧化物区306。
在形成浮栅结构303之后，可使用任何合适的技术在该结构上方形成非共形间隔层328。例如，非共形间隔层328可通过两步工艺形成，包括在结构上方沉积间隔层(例如，共形的氮化物层)，然后蚀刻或以其他方式移除间隔层的部分以限定非共形层。在一些实施方案中，例如，如图3所示，可蚀刻间隔层以完全移除该层的某些部分(例如，水平延伸部分)，从而限定与每个浮栅结构303的侧壁相邻(或与一个或多个所选择的浮栅侧壁相邻)的间隔部侧壁区330A至330D。非共形间隔部侧壁区330A至330D可通过不含间隔层材料的区域彼此分开。例如，如图3所示，间隔层蚀刻可以完全移除两个浮栅303的相邻侧壁上的间隔部侧壁区330B和330C之间的间隔部材料的区域。完全移除该区域中的间隔部材料可暴露衬底302的顶表面302A，或者可暴露在衬底302上方形成的ONO层或其他层。在其他实施方案中，间隔层蚀刻可仅移除该区域中的间隔层328的部分厚度，以在间隔部侧壁区330B和330C之间的区域中的衬底302上方限定减小厚度的间隔层区332。
可选择所沉积的间隔层的厚度和/或蚀刻工艺以控制每个间隔部侧壁区的基部处的横向厚度，其表示为Tspacer。在一些实施方案中，所沉积的间隔层可具有至少或至少/>或介于/>至/>之间、或介于/>至/>之间、或介于至/>之间的厚度。在一些实施方案中，由蚀刻工艺产生的横向间隔部侧壁厚度Tspacer小于所沉积的间隔层厚度，或小于所沉积的间隔层厚度的80％，或小于所沉积的间隔层厚度的65％，或小于所沉积的间隔层厚度的50％，或介于所沉积的间隔层厚度的25％至80％之间，或介于所沉积的间隔层厚度的40％至65％之间。在一些实施方案中，可选择所沉积的间隔层的厚度和/或蚀刻工艺以提供具有介于/>至/>之间、或介于/>至之间、或介于/>至/>之间的横向间隔部侧壁厚度Tspacer的间隔部侧壁区330。
在形成非共形间隔层328之后，可使用任何合适的注入技术(例如，磷的垂直对准的高压离子注入(HVII))执行源极注入以注入源极掺杂物材料，从而在衬底302中形成源极注入区340。间隔部侧壁区330B和330C可完全或基本上(例如，至少70％、至少80％、至少90％或至少95％)防止源极注入材料(例如，磷)穿透间隔部侧壁区，使得源极注入区340通过间隔部侧壁区330B和330C自对准。此外，如图3所示，间隔部侧壁区330B和330C可在浮栅306的上角部或“尖端”320(例如，在源极区上方对准的源极侧FG擦除尖端)上方延伸，以防止掺杂物渗透到FG尖端320中，这可防止在某些常规设计中出现的FG尖端的不期望的钝化或圆化。
在源极注入工艺之后，产生的源极注入区340随后可在间隔部侧壁区330B和330C下方以及部分地在每个浮栅304下方横向地扩散。源极注入区340的横向范围和宽度，以及由此产生的扩散后的源极区312的每个源极结边缘的横向位置，可由限定源极注入区340的自对准边缘的间隔部侧壁区330B和330C的厚度来控制。因此，可至少部分地通过控制间隔部侧壁区330B和330的厚度来控制扩散后的源极区312的源极结边缘的横向位置，该间隔部侧壁区330B和330的厚度可由所沉积的间隔层328的厚度和后续蚀刻工艺来限定。如图3所示，与通过现有已知技术产生的源极区相比，源极区312的横向宽度可减小“源极结偏移”距离，该“源极结偏移”距离可与间隔部侧壁区330B和330的厚度成比例。
此外，由于在与间隔部侧壁区330B和330C(由上文论述的蚀刻工艺产生)相邻的衬底302上方不存在间隔层材料(或间隔层材料的减小厚度)，因此，例如相比于注入穿过衬底上的共形氮化物间隔层的已知工艺，源极注入工艺(例如，HVII)的能量可减少。
由于上述原因，可选择性地控制根据本发明形成的源极区，例如，通过控制间隔部侧壁区的厚度和/或源极注入的能级，以减小所产生的源极在每个浮栅下方横向延伸的距离。
图4示出了针对(a)根据本文所公开的技术包括使用非共形间隔层(和/或减少的注入能量)控制浮栅下方的源极区的横向范围而形成的存储器单元的示例性源极结分布模拟的曲线图，其由曲线420指示，和(b)根据现有已知技术即不使用非共形间隔层(和/或使用较高注入能量)而形成的存储器单元的示例性源极结分布模拟的曲线图，其由曲线410指示。对于根据本文所公开的技术形成的存储器单元，模拟使用氮化物间隔部沉积和具有40％过蚀刻的/>蚀刻，其在每个间隔部侧壁的底部留有90nm基部。
如图所示，根据本发明形成的存储器单元的横向源极结可以沿在相应浮栅下方延伸得不太远的方向从现有已知的存储器单元的源极结横向偏移。在该示例中，根据本发明的横向源极结相对于根据现有已知技术的横向源极结偏移约80nm。
因此，使用如本文所公开的非共形间隔部可(a)为标准和EG缩小单元的HVII注入提供侧向偏移，并且(b)例如在被配置用于EG擦除的单元中提供浮栅尖端保护。因此，所公开的发明可提供对浮栅下方的源极结边缘位置的独立横向控制，这对于例如热载流子注入(HCI)编程可能是至关重要的。此外，所公开的发明可保护浮栅尖端免受HVII掺杂以及在氧化期间的后续圆化的影响。
本文所公开的技术可应用于任何合适的存储器单元，例如，包括至少一个浮栅的任何一个或多个闪存单元，例如，某些SuperFlash单元或其他镜像或分裂栅闪存存储器单元。

Claims (17)

1.一种用于形成半导体器件的存储器单元的方法，所述方法包括：
在衬底上方形成浮栅结构；
在所述浮栅结构上方形成氧化物区，其中所述氧化物区的形成形成所述浮栅结构的向上指向的浮栅尖端区；
形成非共形间隔层，所述非共形间隔层包括间隔部侧壁区，所述间隔部侧壁区与所述浮栅结构的侧壁横向相邻并且在所述向上指向的浮栅尖端区上方延伸并覆盖所述向上指向的浮栅尖端区，以使得垂直面穿过所述间隔部侧壁区和所述浮栅尖端区；以及
执行到所述衬底中的源极注入，其中所述间隔部侧壁区基本上防止源极注入材料穿透所述间隔部侧壁区，从而在所述衬底中限定自对准源极注入区。
2.根据权利要求1所述的方法，其中形成非共形间隔层包括：
在所述浮栅结构上方以及在所述衬底的与所述浮栅结构横向相邻的区域上方沉积第一间隔层；以及
蚀刻所述第一间隔层。
3.根据权利要求2所述的方法，其中蚀刻所述第一间隔层：
(a)限定与所述浮栅结构的所述侧壁横向相邻的所述间隔部侧壁区，并且
(b)移除在所述衬底的与所述间隔部侧壁区横向相邻的区域上方的所述第一间隔层的整个厚度。
4.根据权利要求2所述的方法，其中蚀刻所述第一间隔层
(a)限定与所述浮栅结构的所述侧壁横向相邻的所述间隔部侧壁区，并且
(b)部分地移除在所述衬底的与所述间隔部侧壁区横向相邻的区域上方所述第一间隔层的厚度，以限定与所述间隔部侧壁区横向相邻的厚度减小的间隔层区。
5.根据权利要求2所述的方法，其中所沉积的第一间隔层具有至少或至少或介于/>至/>之间、或介于/>至/>之间、或介于/>至之间的厚度。
6.根据权利要求2所述的方法，其中由所述蚀刻限定的所述间隔部侧壁区在所述间隔部侧壁区的底部处具有介于至/>之间、或介于/>至/>之间、或介于至/>之间的横向宽度。
7.根据权利要求2所述的方法，其中：
所述第一间隔层以间隔层厚度沉积；并且
由所述蚀刻限定的间隔部侧壁区在所述间隔部侧壁区的底部处具有小于所述间隔层厚度、或小于所述间隔层厚度的80％、或小于所述间隔层厚度的65％、或小于所述间隔层厚度的50％、或介于所述间隔层厚度的25％至80％之间、或介于所述间隔层厚度的40％至65％之间的横向宽度。
8.根据权利要求1所述的方法，其中注入到所述衬底中的所述源极注入材料在所述浮栅结构的一部分下方横向地扩散。
9.根据权利要求1所述的方法，其中所述非共形间隔层包括氮化物。
10.根据权利要求1所述的方法，包括：
在所述衬底上方形成第一浮栅结构和第二浮栅结构；
在所述第一浮栅结构上方形成第一氧化物区并在所述第二浮栅结构上方形成第二氧化物区，其中所述第一氧化物区和所述第二氧化物区的形成形成所述第一浮栅结构的第一向上指向的浮栅尖端区以及所述第二浮栅结构的第二向上指向的浮栅尖端区,
其中所述非共形间隔层包括：
第一间隔部侧壁区，所述第一间隔部侧壁区与所述第一浮栅结构的面向所述第二浮栅结构的第一侧壁横向相邻并且在所述第一向上指向的浮栅尖端区上方延伸并覆盖所述第一向上指向的浮栅尖端区，以使得第一垂直面穿过所述间隔部侧壁区和所述第一向上指向的浮栅尖端区；以及
第二间隔部侧壁区，所述第二间隔部侧壁区与所述第二浮栅结构的面向所述第一浮栅结构的第二侧壁横向相邻并且在所述第二向上指向的浮栅尖端区上方延伸并覆盖所述第二向上指向的浮栅尖端区，以使得第二垂直面穿过所述间隔部侧壁区和所述第二向上指向的浮栅尖端区；以及
执行到所述衬底中的源极注入，其中所述第一间隔部侧壁区和所述第二间隔部侧壁区基本上防止源极注入材料穿透所述第一间隔部侧壁区和所述第二间隔部侧壁区，从而在所述衬底中横向地限定了介于所述第一浮栅结构和所述第二浮栅结构之间的自对准源极注入区。
11.根据权利要求1所述的方法，其中所述存储器单元包括闪存存储器单元。
12.根据权利要求1所述的方法，其中所述存储器单元包括镜像闪存存储器单元。
13.根据权利要求1所述的方法，进一步包括：形成与所述浮栅结构相邻并与所述向上指向的浮栅尖端区交叠的擦除栅。
14.根据权利要求10所述的方法，进一步包括：在所述第一浮栅结构与所述第二浮栅结构之间形成与所述第一向上指向的浮栅尖端区以及所述第二向上指向的浮栅尖端区交叠的共享擦除栅。
15.一种形成半导体器件的存储器单元的方法，所述方法包括：
在衬底上方形成浮栅结构；
通过以下方式形成非共形间隔层：
在所述浮栅结构上方以及在所述衬底的与所述浮栅结构横向相邻的区域上方沉积第一材料以形成第一间隔层；和
蚀刻由所述第一材料形成的所述第一间隔层以：
(a)限定与所述浮栅结构的侧壁横向相邻并覆盖所述浮栅结构的一部分的所述第一材料的间隔部侧壁区，以使得垂直面穿过所述间隔部侧壁区和所述浮栅结构，以及
(b)部分地移除在所述衬底的与所述间隔部侧壁区横向相邻的区域上方的所述第一材料的厚度，以限定与所述间隔部侧壁区横向相邻的厚度减小的间隔层区；以及
执行到所述衬底中的源极注入，其中所述间隔部侧壁区基本上防止源极注入材料穿透所述间隔部侧壁区，从而在所述衬底中限定自对准源极注入区。
16.一种形成半导体器件的存储器单元的方法，所述方法包括：
在衬底上方形成第一浮栅结构和第二浮栅结构；
在所述第一浮栅结构上方形成第一氧化物区并在所述第二浮栅构造上方形成第二氧化物区，其中所述第一氧化物区和所述第二氧化物区的形成形成所述第一浮栅构造的第一向上指向的浮栅尖端区以及所述第二浮栅结构的第二向上指向的浮栅尖端区；
形成非共形间隔层，所述非共形间隔层包括：
第一间隔部侧壁区，所述第一间隔部侧壁区与所述第一浮栅结构的面向所述第二浮栅结构的第一侧壁横向相邻并且在所述第一向上指向的浮栅尖端区上方延伸并覆盖所述第一向上指向的浮栅尖端区，以使得第一垂直面穿过所述间隔部侧壁区和所述第一向上指向的浮栅尖端区；以及
第二间隔部侧壁区，所述第二间隔部侧壁区与所述第二浮栅结构的面向所述第一浮栅结构的第二侧壁横向相邻并且在所述第二向上指向的浮栅尖端区上方延伸并覆盖所述第二向上指向的浮栅尖端区，以使得第二垂直面穿过所述间隔部侧壁区和所述第二向上指向的浮栅尖端区；以及
执行到所述衬底中的源极注入，其中所述第一间隔部侧壁区和所述第二间隔部侧壁区基本上防止源极注入材料垂直穿透所述第一间隔部侧壁区和所述第二间隔部侧壁区，从而(a)保护所述第一向上指向的浮栅尖端区和所述第二向上指向的浮栅尖端区免于接收所述源极注入材料，以及(b)在所述衬底中横向地限定了介于所述第一浮栅结构和所述第二浮栅结构之间的自对准源极注入区。
17.一种根据权利要求1至16中的任一项所述的方法中的任一方法形成的存储器单元。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107305892B (zh) * 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001690A (en) * 1998-02-13 1999-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming flash EPROM by using iso+aniso silicon nitride spacer etching technology
US8669607B1 (en) * 2012-11-01 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for non-volatile memory cells with increased programming efficiency
CN106298793A (zh) * 2016-09-30 2017-01-04 上海华虹宏力半导体制造有限公司 自对准分栅闪存器件及其制造方法
CN107408499A (zh) * 2015-03-17 2017-11-28 硅存储技术公司 带有3d鳍式场效应晶体管结构的分裂栅非易失性存储器单元及其制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5879993A (en) 1997-09-29 1999-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride spacer technology for flash EPROM
US6482700B2 (en) * 2000-11-29 2002-11-19 Taiwan Semiconductor Manufacturing Co., Ltd Split gate field effect transistor (FET) device with enhanced electrode registration and method for fabrication thereof
US8334560B2 (en) 2009-09-02 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Reverse disturb immune asymmetrical sidewall floating gate devices
US9673208B2 (en) * 2015-10-12 2017-06-06 Silicon Storage Technology, Inc. Method of forming memory array and logic devices
US10700077B2 (en) 2018-01-02 2020-06-30 Microchip Technology Incorporated Memory cell with a flat-topped floating gate structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001690A (en) * 1998-02-13 1999-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming flash EPROM by using iso+aniso silicon nitride spacer etching technology
US8669607B1 (en) * 2012-11-01 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for non-volatile memory cells with increased programming efficiency
CN107408499A (zh) * 2015-03-17 2017-11-28 硅存储技术公司 带有3d鳍式场效应晶体管结构的分裂栅非易失性存储器单元及其制作方法
CN106298793A (zh) * 2016-09-30 2017-01-04 上海华虹宏力半导体制造有限公司 自对准分栅闪存器件及其制造方法

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