CN111668300B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN111668300B
CN111668300B CN202010115755.1A CN202010115755A CN111668300B CN 111668300 B CN111668300 B CN 111668300B CN 202010115755 A CN202010115755 A CN 202010115755A CN 111668300 B CN111668300 B CN 111668300B
Authority
CN
China
Prior art keywords
edge
emitter
layer
emitter mesa
base electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010115755.1A
Other languages
English (en)
Other versions
CN111668300A (zh
Inventor
梅本康成
大部功
井手野馨
小屋茂树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2019190441A external-priority patent/JP2020150250A/ja
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of CN111668300A publication Critical patent/CN111668300A/zh
Application granted granted Critical
Publication of CN111668300B publication Critical patent/CN111668300B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H01L29/0817—Emitter regions of bipolar transistors of heterojunction bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42304—Base electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H01L29/0813—Non-interconnected multi-emitter structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)

Abstract

本发明提供了半导体装置，能够使迁移电压增大而扩大SOA。在基板上配置有集电极层、基极层、发射极层，在发射极层的一部分的区域上配置有发射极台面层。在俯视时在与发射极台面层不重叠的区域配置有基极电极。基极电极向基极层流过基极电流。在俯视时，发射极台面层的边缘的一部分即第1边缘沿第1方向延伸，基极电极的边缘的一部分即第2边缘与第1边缘对置，发射极台面层的、位于第1方向的一个端部侧的末端部分的第1边缘与第2边缘的间隔比发射极台面层的中间部分的间隔大。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
作为构成移动体终端的功率放大器模块的有源元件，主要使用异质接合型双极晶体管(HBT)(专利文献1)。作为该HBT所要求的期望特性，有高效率、高增益、高输出以及高耐压等诸项。在最近受关注的嵌入式跟踪系统中，需要在较高的集电极电压下进行动作的HBT。为了实现HBT的高电压动作，需要扩大安全动作区域(SOA：Safe Opearting Area)。
专利文献1：日本特开2005-101402号公报
在表示集电极电流-集电极电压特性(Ic-Vce特性)的图表中，若增高HBT的集电极电压，则SOA的范围内与范围外的分界线(SOA线)逐渐降低。根据本申请的发明者们的评价实验，判明了在某集电极电压下出现了SOA线不连续地降低的现象。在本说明书中，将SOA线不连续地降低时的集电极电压称为“迁移电压”。另外，关于SOA线不连续地降低的特性，后面参照图12而进行说明。
若使动作电压与迁移电压相同程度或者比迁移电压高，则在HBT的动作中产生了负荷的变动的情况下，实质的动作范围大幅偏离SOA的范围的危险性提高。若动作范围大幅偏离SOA的范围，则存在HBT损伤的情况。因此，期望即使产生负荷变动HBT也不会损伤，为了在较高的集电极电压下进行动作，增大迁移电压而扩大SOA。
发明内容
本发明的目的在于提供半导体装置，其能够增大迁移电压而扩大SOA。
根据本发明的一个方面，提供了半导体装置，所述半导体装置具备：集电极层、基极层、发射极层，被配置在基板上；以及配置在所述发射极层的一部分区域上的发射极台面层，按照所述集电极层、所述基极层以及所述发射极层的顺序层叠所述集电极层、所述基极层以及所述发射极层，还具有基极电极，该基极电极在俯视时配置在不与所述发射极台面层重叠的区域，向所述基极层流过基极电流，在俯视时，所述发射极台面层具有在第1方向上长的第1边缘，在俯视时，所述基极电极具有在所述第1方向上长的第2边缘，所述基极电极的所述第2边缘与所述发射极台面层的所述第1边缘对置，在所述发射极台面层的位于所述第1方向的一个端部侧的末端部分，所述发射极台面层的所述第1边缘与所述第2边缘的间隔比在所述发射极台面层的所述第1方向的中间部分处的所述第1边缘与所述第2边缘的间隔大。
若采用发射极台面层的、位于第1方向的一个端部侧的末端部分的第1边缘与第2边缘的间隔比发射极台面层的中间部分的间隔大的结构，则末端部分的每单位长度的基极访问电阻比中间部分的每单位长度的基极访问电阻高。若基极电流增加，则由于基于基极访问电阻的电压下降，末端部分的净基极发射极间电压比中间部分的净基极发射极间电压降低。其结果为，在大电流动作时，发射极电流主要流过的区域大致限定在发射极台面层的中间部分，发射极电流主要流过的区域的位置的稳定性提高。由此，发射极电流主要流过的区域在发射极台面层内不容易移动。由此能够使迁移电压上升，扩大SOA。
附图说明
图1是作为评价实验的对象的参考例的HBT的俯视图。
图2是示出HBT的SOA线的实测结果的图表。
图3是示出集电极电流-基极电压特性(Ic-Vb特性)和基极电流-基极电压特性(Ib-Vb特性)的实测结果的图表。
图4是构成第1实施例的半导体装置的多个单位晶体管中的1个单位晶体管的俯视图。
图5是图4的点划线5-5处的剖视图。
图6是图4的点划线6-6处的剖视图。
图7是第1实施例的半导体装置的俯视图。
图8是示出第1实施例的半导体装置的发射极台面层和基极电极的平面上的位置关系的图。
图9A、图9B和图9C是示出第1实施例的变形例的半导体装置的发射极台面层与基极电极的俯视时的形状和位置关系的图。
图10是第1实施例的变形例的半导体装置的剖视图。
图11是构成第2实施例的半导体装置的多个单位晶体管中的1个单位晶体管的俯视图。
图12是示出第2实施例的半导体装置的SOA线的实测结果的图表。
图13是示出发射极台面层的两端的末端部分的第1方向的尺寸与迁移电压的关系的图。
图14是第2实施例的变形例的半导体装置的俯视图。
图15是构成第3实施例的半导体装置的多个单位晶体管中的1个单位晶体管的俯视图。
图16是第3实施例的变形例的半导体装置的俯视图。
图17是第3实施例的其他的变形例的半导体装置的俯视图。
图18是第3实施例的另一变形例的半导体装置的俯视图。
图19是另一变形例的半导体装置的俯视图。
图20是构成第4实施例的半导体装置的多个单位晶体管中的1个单位晶体管的俯视图。
图21是构成第5实施例的半导体装置的多个单位晶体管中的1个单位晶体管的俯视图。
图22是图21的点划线22-22处的剖视图。
图23是构成第6实施例的半导体装置的多个单位晶体管中的1个单位晶体管的俯视图。
图24是第7实施例的半导体装置的俯视图。
附图标记的说明
20…子集电极层；21…集电极层；22…基极层；23…发射极层；23A…本征发射极层；23B…壁垒层；24…合金层；25…发射极台面层；25A…盖层；25B…接触层；26…发射极布线的边缘；27…发射极台面层的边缘；31…集电极；32…基极电极；32A…基极电极主部；32B…基极电极焊盘部；33…发射极电极；35…集电极开口；36…基极开口；37…发射极开口；38…发射极电流的等值线；41…第1边缘；42…第2边缘；44…距基极电极焊盘部近的末端部分；45…中间部分；46…距基极电极焊盘部远的末端部分；47…末端部分与中间部分的分界线；60…基板；61、62…绝缘膜；63…发射极开口；70…单位晶体管；71…发射极共用布线；72…通孔；75…高频输入布线；76…电容器；77…薄膜电阻；78…偏置布线；B1…基极布线；C1…集电极布线；E1、E2…发射极布线。
具体实施方式
在对实施例进行说明前，对于在一般的HBT中妨碍SOA的扩大的1个重要因素，基于本申请发明者进行的评价实验，参照图1至图3的附图而进行说明。
图1是作为评价实验的对象的参考例的HBT的俯视图。在基板的表层部设置有由具有导电性的半导体构成的子集电极层20。在子集电极层20上配置有集电极层21、基极层22以及发射极层23。集电极层21、基极层22以及发射极层23在俯视时大致一致，在俯视时配置在子集电极层20的内部。在发射极层23的一部分的区域上配置有发射极台面层25。在俯视时，发射极台面层25配置在发射极层23的内部。集电极层21、基极层22、发射极层23以及发射极台面层25构成双极晶体管、例如HBT。
发射极台面层25在俯视时具有在1个方向(在图1中为横向)上较长的平面形状。例如发射极台面层25的平面形状为长方形。在发射极台面层25上配置有发射极电极33。在俯视时，发射极电极33配置在发射极台面层25的内部。发射极电极33由金属形成，与发射极台面层25进行欧姆接触。
在俯视时，发射极层23中的与发射极台面层25重叠的区域作为HBT的发射极进行动作。在本说明书中，将发射极层23中的与发射极台面层25重叠的部分称为本征发射极层23A。在俯视时，将发射极层23中的不与发射极台面层25重叠的部分称为壁垒层23B。
在壁垒层23B上配置有基极电极32。基极电极32借助合金化处理而通过壁垒层23B与基极层22连接，向基极层22流过基极电流。在图1中，对基极电极32标注阴影线。基极电极32包括2个基极电极主部32A和基极电极焊盘部32B。在俯视时，2个基极电极主部32A分别配置在发射极台面层25的宽度方向的两侧，在发射极台面层25的长度方向上延伸。基极电极焊盘部32B在发射极台面层25的长度方向的一个端部(在图1中为左端)的外侧将2个基极电极主部32A相互连接。由基极电极主部32A和基极电极焊盘部32B构成的基极电极32呈U字形包围发射极台面层25。
在子集电极层20的内侧且集电极层21的两侧分别配置有集电极31。集电极31各自具有在与发射极台面层25的长度方向平行的方向上较长的平面形状。集电极31经由子集电极层20而与集电极层21连接。
在集电极31、基极电极32和发射极电极33上配置有绝缘膜。在该绝缘膜上分别配置有集电极布线C1、基极布线B1和发射极布线E1，使得在俯视时与集电极31、基极电极焊盘部32B和发射极电极33重叠。集电极布线C1通过设置在其下的绝缘膜的集电极开口35而与集电极31连接。基极布线B1通过设置在其下的绝缘膜的基极开口36而与基极电极32连接。发射极布线E1通过设置在其下的绝缘膜的发射极开口37而与发射极电极33连接。
发射极开口37在俯视时配置在发射极电极33的内部，具有在发射极台面层25的长度方向上较长的平面形状。集电极开口35在俯视时配置在集电极31的内部，具有在集电极31的长度方向上较长的平面形状。基极开口36在俯视时配置在基极电极焊盘部32B的内部。
发射极布线E1向远离基极电极焊盘部32B的方向引出。基极布线B1向远离发射极台面层25的方向引出。还有时在发射极布线E1、集电极布线C1和基极布线B1上进一步配置第二层的布线。
在俯视时，发射极台面层25、发射极电极33和发射极开口37在长度方向和宽度方向上都具有对称性。另外，发射极台面层25的边缘与基极电极主部32A的边缘的间隔大致恒定。
通常，为了将发射极台面层25和本征发射极层23A内的供电流流动的区域确保得大，而将发射极电极33的面积设计得尽可能大。例如，发射极台面层25的外周线与发射极电极33的外周线的间隔被设计为1μm以下。在图1中，用细实线概念性地表示发射极电流的等值线38的分布的一例。这样，在俯视时，发射极电流的大小不均匀，具有某种分布。后面详细描述该等值线38的分布。
在构成组装有功率放大器的单片微波集成电路元件(MMIC)的情况下，对应1张半导体基板上形成的每1个MMIC配置图1所示的多个HBT。多个HBT相互经由发射极布线E1、集电极布线C1、基极布线B1和其上的第二层的布线等而直接地电连接、或者经由电阻等元件而间接地电连接。由此，构成功率级或驱动级的功率放大器。
图2是示出HBT的SOA线的实测结果的图表。横轴以单位“V”表示集电极电压Vce，纵轴以单位“kA/cm2”表示集电极电流密度Jc。图表中的圆圈记号和三角记号分别表示基于不同的发射极尺寸的试料的实测的SOA线。图2的图表中的圆圈记号和实线表示发射极电极33的宽度为3μm、长度为40μm的试料的实测结果，三角记号和虚线表示发射极电极33的宽度为3μm、长度为20μm的试料的实测结果。低于SOA线的低电压侧的区域相当于SOA。
可知若集电极电压Vce从6V增加到6.5V，则SOA线不连续地急剧降低。SOA线不连续地降低时的集电极电压Vce相当于迁移电压Vt。
在图1和图2所示的参考例中，使发射极电极33为1个，使基极电极主部32A为2个，但在使发射极电极33的个数和基极电极主部32A的个数为其他的组合的HBT中，也确认SOA线的不连续的降低。例如，在使发射极电极33和基极电极主部32A都为1个的HBT、使发射极电极33为2个且使基极电极主部32A为1个的HBT、使发射极电极33为2个且使基极电极主部32A为3个的HBT、使发射极电极33为3个且使基极电极主部32A为4个的HBT中，也确认SOA线的不连续的降低。
图3是示出集电极电流-基极电压特性(Ic-Vb特性)和基极电流-基极电压特性(Ib-Vb特性)的实测结果的图。横轴以任意单位表示基极电压Vb，纵轴以任意单位表示集电极电流Ic和基极电流Ib。在图3中实线表示Ic-Vb特性，虚线表示Ib-Vb特性。另外，表示集电极电流Ic的纵轴的刻度与表示基极电流Ib的纵轴的刻度不同。在测定中，一边利用电流源扫过基极电流Ib的大小，一边测定基极电压Vb和集电极电流Ic。在集电极电压Vce＝V1、V2、V3、V4和V5的多个电压下进行测定。这里，从电压V1到V5的大小关系为V1＜V2＜V3＜V4＜V5。
如图3中实线所示，在集电极电流Ic较小的范围中，伴随着基极电压Vb的增加而集电极电流Ic单调增加，集电极电流Ic相对于基极电压Vb的斜率缓缓变大。同样地，如图3中虚线所示，基极电流Ib的斜率也缓缓变大。若集电极电流Ic进一步变大，则到达集电极电流Ic相对于基极电压Vb的斜率变得无限大的快退点SB。此时，虚线的基极电流Ib的斜率也变得无限大。若集电极电流Ic越过快退点SB而增加，则实线的集电极电流Ic和虚线的基极电流Ib相对于基极电压Vb的斜率变为负，随着实线的集电极电流Ic和虚线的基极电流Ib的增加，基极电压Vb降低。
如图3中实线所示，在集电极电压Vce为V4和V5时，在集电极电流Ic通过了快退点SB之后，出现集电极电流Ic不连续地降低的扭折K。在集电极电压Vce为比V4、V5低的V1、V2、V3时，没有出现扭折K。出现扭折K的最小的集电极电压Vce对应于迁移电压Vt(图2)。这里，扭折K是指在Ic-Vb特性中表示基极电压Vb减少且集电极电流Ic增加的趋势的区域中出现基极电压Vb的暂时性的增加、或者集电极电流Ic的暂时性的减少的特征性的区域(参照图3)。
接下来，对在集电极电流-基极电压特性的越过快退点SB的区域出现扭折K的理由进行说明。
推断为扭折K的出现是由于HBT具有的热或者电的非对称性。在发射极台面层25(图1)的内侧，发射极电极33和发射极开口37的配置维持对称性。但是，在发射极台面层25的周边，配置有以发射极台面层25为基准而非对称地配置的基极电极32和各种布线等。另外，若俯瞰构成功率级或驱动级的功率放大器的多个HBT、其周边的引出布线、电路元件、通孔等的配置，则相对于所关注的1个发射极台面层25存在热、电的非对称重要因素。
在集电极电流Ic到达快退点SB之前，发射极电流Ie主要流过的区域的电流分布在发射极台面层25(图1)的长度方向的中央附近具有最大值，向长度方向的两侧扩展。若集电极电流Ic越过快退点SB而增加，则由于发射极台面层25的周围的非对称重要因素，发射极电流Ie主要流过的区域的电流分布以在从发射极台面层25(图1)的中央附近向长度方向位移的位置具有最大值的方式变化。例如，图1所示的发射极电流的等值线38的分布从中心附近偏向基极电极焊盘部32B所在的一侧。在本说明书中，“非对称性”是指发射极电流Ie主要流过的区域在从发射极台面层25(图1)的中央附近向长度方向位移的位置具有电流最大值的重要因素。认为由于发射极电流Ie主要流过的区域的具有电流最大值的位置的位移，出现扭折K(图3)。在以下说明的实施例中，发射极电流Ie主要流过的区域的电流最大值的位置不容易受到发射极台面层25的周边的非对称重要因素的影响。
[第1实施例]
接下来，参照图4至图8的附图，对第1实施例的半导体装置进行说明。以下，关于与图1所示的参考例的半导体装置共用的结构，省略说明。
图4是构成第1实施例的半导体装置的多个单位晶体管70中的1个单位晶体管70的俯视图。发射极台面层25在俯视时在1个方向上具有较长的形状。将发射极台面层25的长度方向称为第1方向。在俯视时，位于发射极台面层25的宽度方向的两侧的第1边缘41在第1方向上延伸。基极电极32的2个基极电极主部32A的边缘中的相当于与第1边缘41对置的部分的第2边缘42在第1方向上延伸。在俯视时第1边缘41与第2边缘42对置是指2个边缘彼此相对配置。2个边缘对置的状态不仅包括2个边缘彼此平行的状态、而且还包含2个边缘处于倾斜的位置关系的状态。
发射极台面层25的、距基极电极焊盘部32B近的末端部分44的第1边缘41与第2边缘42的间隔G1比发射极台面层25的中间部分45的两者的间隔G0宽。更具体地说，第2边缘42是与第1方向平行的直线，末端部分44的第1边缘41与中间部分45的第1边缘41相比，在远离第2边缘42的方向上配置在后退位置，第1边缘41具有弯曲的形状。这里，“末端部分”是指位于第1方向的端的一部分，“中间部分”是指两端的末端部分所夹的部分。
在距基极电极焊盘部32B远的末端部分46也是，第1边缘41和第2边缘42的形状和位置关系与距基极电极焊盘部32B近的末端部分44的两者的形状和位置关系相同。因此，发射极台面层25具有两端的末端部分44、46比中间部分45细的平面形状。
从基极电极焊盘部32B的边缘到发射极布线E1的边缘的最短距离比从基极电极焊盘部32B到发射极台面层25的边缘的最短距离长。换言之，发射极台面层25的基极电极焊盘部32B侧的端部相比于发射极布线E1的基极电极焊盘部32B侧的端部，朝向基极电极焊盘部32B向第1方向突出。因此，在距基极电极焊盘部32B近的发射极台面层25的端部存在未被发射极布线E1覆盖的区域。
图5是图4的点划线5-5处的剖视图。在由半绝缘性的GaAs构成的基板60上配置n型GaAs层，n型GaAs层的一部分通过离子注入技术而被绝缘化。通过未被绝缘化的n型GaAs层形成子集电极层20。将基板60的两面中的形成子集电极层20的面称为“主面”。在子集电极层20的一部分的区域上，依次层叠有集电极层21、基极层22和发射极层23。在发射极层23的一部分的区域上配置有发射极台面层25。发射极层23被划分成发射极台面层25的正下方的本征发射极层23A和未被发射极台面层25覆盖的壁垒层23B。本征发射极层23A在俯视时与发射极台面层25大致一致，动作电流主要在本征发射极层23A中流动。另外，在本说明书中“俯视中”、“俯视时”是指从与基板60的主面正交的方向俯视基板60的主面的状态。发射极台面层25包括发射极层23侧的盖层25A和配置在其上的接触层25B。
集电极层21由n型GaAs形成，基极层22由p型GaAs形成。基极层22的薄层电阻ρs为例如130Ω/sq以上且400Ω/sq以下。发射极层23由例如Si掺杂浓度为2×1017cm-3以上且5×1017cm-3以下的n型InGaP形成，其厚度为20nm以上且50nm以下。盖层25A由例如Si掺杂浓度为2×1018cm-3以上且4×1018cm-3以下的n型GaAs形成，其厚度为50nm以上且200nm以下。接触层25B由例如Si掺杂浓度为1×1019cm-3以上且3×1019cm-3以下的n型InGaAs形成，其厚度为100nm以上且200nm以下。另外，这些半导体层也可以使用其他的化合物半导体。
在子集电极层20上配置有集电极31。集电极31在图5所示的剖面中配置在集电极层21的两侧。配置在壁垒层23B上的基极电极32经由贯穿壁垒层23B的合金层24而与基极层22连接。合金层24是基极电极32的材料通过热处理工序而在壁垒层23B内扩散从而合金化的层。在图5所示的剖面中出现基极电极32中的基极电极主部32A(图4)，基极电极主部32A配置在发射极台面层25的两侧。在发射极台面层25上配置有发射极电极33。
以覆盖集电极31、基极电极32和发射极电极33的方式配置有绝缘膜61。在绝缘膜61上配置有发射极布线E1和集电极布线C1。发射极布线E1通过设置在绝缘膜61的发射极开口37而与发射极电极33连接。集电极布线C1通过设置在绝缘膜61的集电极开口35而与集电极31连接。这样，在集电极31、基极电极32和发射极电极33上经由绝缘膜61而配置有包括发射极布线E1和集电极布线C1等导体图案的层。如图5所示，发射极布线E1配置在比发射极电极33靠上的层。虽然在图5所示的剖面中未出现，但基极布线B1(图4)配置在比基极电极32靠上的层。这样，“上层”并不是通过与基板60的主面相距的高度的高低来定义，而是通过经由绝缘膜在厚度方向上层叠的多个导体图案的层的上下关系来定义。
图6是图4的点划线6-6处的剖视图。以下，关于在图5所示的剖视图中出现的结构部分，省略说明。
在图6所示的剖面中，出现基极电极32中的基极电极焊盘部32B。在覆盖基极电极32和发射极电极33的绝缘膜61上配置有基极布线B1和发射极布线E1。基极布线B1通过设置在绝缘膜61的基极开口36而与基极电极焊盘部32B连接。基极布线B1和发射极布线E1配置在相同的层内，两者的间隔被设计成例如配置有基极布线B1和发射极布线E1的层的设计规则的最小间隔。设计规则的最小间隔设定在例如1.5μm以上且3μm以下的范围。
从基极电极焊盘部32B观察时，发射极布线E1的、位于距基极电极焊盘部32B近的端部侧的边缘26相比于发射极台面层25的、位于距基极电极焊盘部32B近的端部侧的边缘27，位于较远的位置。通过这样的配置，在将发射极台面层25的面积维持在恒定的条件下，使基极集电极接合面积尽可能地最小化，而实现晶体管的性能提高。
图7是第1实施例的半导体装置的俯视图。第1实施例的半导体装置包括多个单位晶体管70(图4)。多个单位晶体管70在与发射极台面层25的长度方向(第1方向)正交的方向(在图7中为纵向)上排列配置。
发射极布线E1从单位晶体管70的各个单位晶体管朝向第1方向的一侧(在图7中为右侧)引出。从单位晶体管70的各个单位晶体管引出的发射极布线E1与发射极共用布线(地线)71连续。在俯视时，在发射极共用布线71的内部设置有通孔72。通孔72贯通基板60(图5、图6)而到达基板60的里面。发射极共用布线71经由配置在通孔72内的金属部件而与设置在基板60的里面的外部连接用的接地电极连接。
基极布线B1从单位晶体管70中的各个单位晶体管朝向与发射极布线E1的引出方向相反的方向(在图7中为左侧)引出。基极布线B1分别被加宽而与高频输入布线75重叠。基极布线B1分别与高频输入布线75的重叠部位作为MIM构造的电容器76发挥功能。并且，基极布线B1分别经由薄膜电阻77而与偏置布线78连接。
单位晶体管70各自的第一层的集电极布线C1与配置在发射极共用布线71的上层的第二层的集电极共用布线(未图示)连接。发射极共用布线71和集电极共用布线也可以分别独立地与Cu柱凸起、焊锡凸起等连接。
接下来，参照图8对第1实施例的优异的效果进行说明。
图8是示出第1实施例的半导体装置的发射极台面层25与基极电极32的平面上的位置关系的图。发射极台面层25的第1边缘41与基极电极32的第2边缘42对置。
在发射极台面层25的末端部分44、46，第1边缘41与第2边缘42的间隔G1比中间部分45的间隔G0大。因此，在末端部分44、46、基极访问电阻增加。换句话说，若着眼于第1方向的每单位长度的基极访问电阻，则末端部分44、46的基极访问电阻比中间部分45的基极访问电阻大。
若全基极电流Ib增加，全发射极电流Ie和全集电极电流Ic来到快退点SB(图3)的附近，则在末端部分44、46，基于相对较大的基极访问电阻的电压下降比中间部分45的电压下降大。因此，在末端部分44、46，除去寄生电阻的影响的净基极电位、即施加给本征发射极层23A(图4、图5、图6)的第1边缘41的基极电位比中间部分45的净基极电位低。由此，在末端部分44、46，除去寄生电阻的影响的净基极发射极间电压相对地降低，其结果为，相对地抑制发射极电流Ie和集电极电流Ic。因此，在末端部分44、46，与中间部分45相比，在发射极基极接合面中流动的电流的密度相对地减少。由于电流密度的相对的减少，温度相对地降低。
温度的降低进一步导致电流密度的相对的降低。由于该正反馈的连锁，在快退点SB(图3)附近的大电流范围，与远离快退点SB(图3)的小电流范围进行比较，在末端部分44、46中电流密度开始迅速地减少。在超过快退点SB的大电流范围，最终地，电流实质上不流动。换句话说，全发射极电流Ie主要流过的区域和成为高温的区域在第1方向上大致被限定在中间部分45。其结果为，大电流区域的HBT的动作不容易受到发射极台面层25的两端附近的热和电的非对称性的影响。由此，抑制扭折K(图3)的产生，迁移电压上升。通过迁移电压上升，而扩大SOA，能够进行HBT的高电压动作。
接下来，对第1实施例的半导体装置的各结构要素的优选的尺寸进行说明。
发射极台面层25的长度方向(第1方向)的优选的长度为5μm以上且80μm以下。发射极台面层25的中间部分45的优选的宽度为1μm以上且8μm以下。间隔G1与间隔G0的优选的差为0.3μm以上且1μm以下。若将这些尺寸设定在上述范围，则扩大SOA，并且提高维持发射极电流的效果。末端部分44、46各自的第1方向的尺寸优选为0.5μm以上，更优选为1μm以上。另外，若考虑设计余量，则优选使末端部分44、46各自的第1方向的尺寸为2μm以上。
HBT的电流放大率β大致在50以上且200以下的范围内。基极层22(图5、图6)的薄层电阻ρs、间隔G1与G0之差以及电流放大率优选设定为满足ρs(G1-G0)/β≥0.75Ω·μm。例如，在ρs＝200Ω/sq、β＝80时，可以为G1-G0≥0.3μm。
接下来，对第1实施例的变形例进行说明。在第1实施例中，使发射极台面层25的两端的末端部分44、46的第1边缘41与第2边缘42的间隔G1相等，并且比中间部分45的两者的间隔G0大。作为变形例，也可以使1个末端部分44的间隔G1与另1个末端部分46的间隔G1不同。特别是，在距基极电极焊盘部32B近的末端部分44，HBT的动作容易受到热或者电的非对称性的影响。为了减少该非对称性的影响，优选在距基极电极焊盘部32B近的末端部分44，使第1边缘41与第2边缘42的间隔G1比末端部分46的间隔G1大。
接下来，参照图9A、图9B、图9C，对第1实施例的其他的多个变形例进行说明。图9A、图9B和图9C是示出这些变形例的半导体装置的发射极台面层25和基极电极32的俯视时的形状和位置关系的图。
在图9A所示的变形例中，发射极台面层25的俯视时的形状为椭圆。椭圆的长轴与基极电极主部32A的长度方向(第1方向)平行。可以将用椭圆的长轴将发射极台面层25分割为2个而得到的2个外周线分别认为是在第1方向上较长的第1边缘41。
在本变形例中，无法基于发射极台面层25的形状而明确地定义末端部分44、46与中间部分45的分界线47。不论将末端部分44、46与中间部分45的分界线47定义在哪里，末端部分44、46的第1边缘41都配置在比中间部分45的第1边缘41向远离第2边缘42的方向后退的位置。在这方面上，本变形例与第1实施例的情况相同。在本变形例中，第1边缘41与第2边缘42的第2方向的间隔不是恒定的，但若使间隔在第1方向上平均，则末端部分44、46的第1边缘41与第2边缘42的间隔可以比中间部分45的第1边缘41与第2边缘42的间隔大。
在图9B所示的变形例中，发射极台面层25的俯视时的形状为跑道型。具体地说，是在第1方向上较长的长方形的2个短边分别连接半圆而得的形状。在该情况下，只要将长方形的部分定义为中间部分45、将半圆形的部分定义为末端部分44、46即可。可以将用连结2个半圆各自的中心的直线将跑道形状分割为2个而得到的2个外周线分别认为是在第1方向上较长的第1边缘41。
在本变形例中也是，末端部分44的第1边缘41配置在比中间部分45的第1边缘41向远离第2边缘42的方向后退的位置，在这方面上与第1实施例的情况相同。并且，末端部分44、46的第1边缘41与第2边缘42的间隔可以比中间部分45的第1边缘41与第2边缘42的间隔大。
在图9C所示的变形例中，发射极台面层25的俯视时的形状为六边形。更具体地说，是在第1方向上较长的长方形的2个短边分别连接等腰三角形的底边而得的形状。在该情况下，只要将长方形的部分定义为中间部分45、将等腰三角形的部分定义为末端部分44、46即可。可以将用2个等腰三角形的顶角将该六边形分割为2个而得到的2个外周线分别认为是在第1方向上较长的第1边缘41。
在本变形例中也是，末端部分44的第1边缘41配置在比中间部分45的第1边缘41向远离第2边缘4的方向后退的位置，在这点上与第1实施例的情况相同。并且，末端部分44、46的第1边缘41与第2边缘42的间隔可以比中间部分45的第1边缘41与第2边缘42的间隔大。
因此，在图9A、图9B和图9C所示的第1实施例的变形例中，也与第1实施例同样，得到如下的优异的效果：扩大SOA，能够进行HBT的高电压动作。
接下来，参照图10对第1实施例的其他的变形例进行说明。
图10是本变形例的半导体装置的剖视图。比集电极布线C1和发射极布线E1靠基板60侧的结构与第1实施例的半导体装置(图5)的结构相同。
在第1实施例中，将多个单位晶体管70的发射极电极33相互连接的发射极共用布线71(图7)配置在与发射极布线E1相同的层。另外，在俯视时发射极共用布线71配置在不与单位晶体管70重叠的位置。与此相对，在本变形例中，取代发射极共用布线71而配置第二层的发射极布线E2。发射极布线E2配置在覆盖发射极布线E1、集电极布线C1的绝缘膜62上。第二层的发射极布线E2通过设置在绝缘膜62的发射极开口63而与第一层的发射极布线E1连接。在俯视时，第二层的发射极布线E2与多个单位晶体管70重叠。
在第二层的发射极布线E2上配置有倒置安装用的Cu柱凸起、焊锡凸起等。在本变形例中，能够将Cu柱凸起、焊锡凸起等配置在靠近作为发热源的发射极台面层25的位置。该构造有助于放热路径的热电阻的减少。在该配置中，集电极布线在图7中从集电极31(图4、图5)向与引出基极布线B1的一侧的相反侧(在图7中为右侧)引出，与由第一层的布线形成的集电极共用布线连接。在该集电极共用布线上配置有集电极用的Cu柱凸起、焊锡凸起等。
接下来，对第1实施例的其他变形例进行说明。在第1实施例中，在俯视时发射极电极33配置在发射极台面层25的内侧，但发射极电极33也可以采用突出到发射极台面层25的外侧的结构。关于该结构，例如能够使用发射极电极33来作为蚀刻掩模而对其下的半导体层进行蚀刻，使用残留发射极台面层25的自我整合工序而形成。
[第2实施例]
接下来，参照图11、图12和图13对第2实施例的半导体装置进行说明。以下，关于与第1实施例的半导体装置(从图4到图8的附图)共用的结构，省略说明。
图11是构成第2实施例的半导体装置的多个单位晶体管70中的1个单位晶体管70的俯视图。在第1实施例中，基极电极32呈U字状包围1个发射极台面层25。与此相对，第2实施例的半导体装置的单位晶体管70具有在俯视时发射极台面层25由2个部分构成的双发射极构造。发射极台面层25的2个部分分别具有在第1方向上较长的平面形状，在与第1方向正交的第2方向上拉开间隔地配置。
基极电极32由1个基极电极主部32A和与基极电极主部32A连续的基极电极焊盘部32B构成。基极电极主部32A配置在发射极台面层25的2个部分之间。发射极台面层25的2个部分各自的边缘的一部分即第1边缘41与基极电极主部32A对置。基极电极主部32A的边缘的一部分即第2边缘42与发射极台面层的2个部分分别对置。基极电极主部32A的边缘中的、宽度方向的两侧的边缘相当于第2边缘42。
在第2实施例中也是，第1边缘41与第2边缘42的间隔表示在第1方向上与第1实施例的两者的间隔相同的变化。即，在发射极台面层25的末端部分44、46，第1边缘41与第2边缘42的间隔G1比中间部分45的间隔G0大。
接下来，对第2实施例的优异的效果进行说明。
在第2实施例中也是，第1边缘41与第2边缘42的间隔与第1实施例的情况同样地变化，因此得到如下的优异的效果：使迁移电压上升，扩大SOA。并且，在第2实施例中，与第1实施例相比，集电极层21的面积相对于发射极台面层25的面积之比变小。其结果为，得到提高HBT的高频特性(增益、效率等)这样的优异的效果。
接下来，对为了确认第2实施例的优异的效果而进行的评价实验进行说明。
在评价实验中，对于第2实施例的半导体装置和比较例的半导体装置，测定集电极电流-集电极电压特性，求出SOA线。比较例的半导体装置具有使图11所示的第2实施例的半导体装置的间隔G1与间隔G0相等的结构。使发射极台面层25的长度(第1方向的尺寸)为40μm，使宽度(与第1方向正交的方向的尺寸)为3μm，使间隔G0、G1都为1μm。
在第2实施例的半导体装置中，使间隔G1为2μm，使间隔G0为1μm。使发射极台面层25的长度为40μm，使中间部分45的发射极台面层25的宽度为3μm。制成使第1边缘41与第2边缘42的间隔相对较大的末端部分44、46的第1方向的尺寸在1.5μm以上且7.5μm以下的范围内不同的多个试料。
图12是示出第2实施例的半导体装置的SOA线的实测结果的图表。横轴以单位“V”表示集电极电压Vce，纵轴以单位“A”表示集电极电流Ic。图12的图表中的实线和虚线分别表示第2实施例和比较例的半导体装置的SOA线。另外，在得到图12所示的特性的第2实施例的半导体装置中，使第1边缘41与第2边缘42的间隔相对较大的末端部分44、46的第1方向的尺寸为1.5μm。
通过采用第2实施例的半导体装置的结构，与比较例的结构相比，迁移电压从Vt0上升到Vt1，其结果为确认了SOA扩大。
图13是示出发射极台面层25的两端的末端部分44、46的第1方向的尺寸与迁移电压的关系的图表。横轴以单位“μm”表示末端部分44、46的第1方向的尺寸Lx，纵轴以单位“V”表示迁移电压。末端部分44、46的第1方向的尺寸Lx为0的试料相当于比较例的半导体装置。
确认了末端部分44、46的第1方向的尺寸Lx至少在1.5μm以上且7.5μm以下的范围内明确地得到使迁移电压上升的效果。
接下来，对末端部分44、46的优选的尺寸进行说明。
根据图12和图13所示的实测结果，确认了若使末端部分44、46的第1方向的尺寸(长度)为1.5μm以上，则得到扩大SOA的效果。另外，即使末端部分44、46的长度小于1.5μm，也得到某种程度上扩大SOA的效果。另外，若由于半导体工序的微细加工精度的制约，使末端部分44、46过短，则无法区别末端部分44、46和中间部分45。为了能够区别末端部分44、46和中间部分45，并得到扩大SOA的效果，优选使末端部分44、46的长度为0.5μm以上。
另外，若使末端部分44、46过长，则由于发射极台面层25和本征发射极层23A的面积变小而带来的影响变大。具体地说，在相同的基极电压下得到的电流变小。因此，优选末端部分44、46的长度接近能够得到扩大SOA的充分的效果的范围的下限值。
若间隔G1与G0之差过小，则末端部分44、46的基极访问电阻与中间部分45的基极访问电阻之差变小。其结果为，在大电流区域中，不容易出现在末端部分44、46的本征发射极层23A中流动的电流的电流密度相对地降低的现象。在大电流区域中，为了发射极电流主要流过的区域限制在中间部分45，优选使间隔G1比间隔G0大0.3μm以上。
接下来，对间隔G1与G0之差(G1-G0)和末端部分44、46的长度Lx的优选的关系进行说明。晶体管的特性不容易受到发射极台面层25的周边的宽度方向(与第1方向正交的方向)上的非对称性的影响，容易受到长度方向(第1方向)上的非对称性的影响。这是因为，宽度方向的发射极台面层25的尺寸比长度方向的发射极台面层25的尺寸小，平面性的扩展较小。为了在容易受到非对称性的影响的方向即长度方向上，不容易受到非对称性的影响，优选使末端部分44、46的长度Lx比G1-G0长。
接下来，参照图14对第2实施例的变形例的半导体装置进行说明。
图14是第2实施例的变形例的半导体装置的俯视图。在第2实施例中，发射极台面层25的、与第1边缘41相反侧的边缘在俯视时从一个端部到另一个端部由1条直线构成。因此，末端部分44、46的宽度比中间部分45的宽度窄。与此相对，在本变形例中，发射极台面层25的与第1边缘41相反侧的边缘也弯曲以使末端部分44、46的宽度与中间部分45的宽度大致相等。
这样，也可以使发射极台面层25的宽度在从一个端部到另一个端部的范围内大致恒定。在这种情况下，基极电极主部32A的第2边缘42与发射极台面层25的第1边缘41的位置关系与第2实施例的情况相同。因此，与第2实施例的情况同样地，得到如下的优异的效果：使迁移电压上升，扩大SOA。
接下来，对第2实施例的其他的变形例进行说明。在第2实施例中，在俯视时发射极电极33配置在发射极台面层25的内侧，但也可以采用发射极电极33突出到发射极台面层25的外侧的结构。关于该结构，例如能够使用发射极电极33来作为蚀刻掩模而对其下的半导体层进行蚀刻，使用残留发射极台面层25的自我整合工序而形成。
[第3实施例]
接下来，参照图15对第3实施例的半导体装置进行说明。以下，关于与第1实施例的半导体装置(从图4到图7的附图)共用的结构，省略说明。
图15是构成第3实施例的半导体装置的多个单位晶体管70中的1个单位晶体管70的俯视图。在第1实施例中，基极电极主部32A的第2边缘42由1条直线构成，与其对置的发射极台面层25的第1边缘41由弯曲的线构成。通过使第1边缘41为弯曲的线，从而末端部分44、46的间隔G1比中间部分45的间隔G0大。
与此相对，在第3实施例中，发射极台面层25的第1边缘41由1条直线构成，基极电极主部32A的第2边缘42由弯曲的线构成。具体地说，与发射极台面层25的末端部分44、46对置的基极电极主部32A的第2边缘42配置在比与中间部分45对置的第2边缘42向远离发射极台面层25的第1边缘41的方向后退的位置。
基极电极主部32A的与第2边缘42相反侧的边缘也由反映了第2边缘42的形状的弯曲的线构成，基极电极主部32A的宽度大致恒定。在俯视时在内侧包括基极电极32的集电极层21、基极层22和发射极层23的边缘的形状也反映了基极电极主部32A的边缘的形状。具体地说，集电极层21、基极层22和发射极层23的、与基极电极主部32A对应的部分的边缘由弯曲的线构成。通过该结构，从集电极层21、基极层22和发射极层23的边缘到基极电极主部32A的间隔大致恒定。集电极31的、与集电极层21对置的边缘的形状也为反映了集电极层21的边缘的形状而弯曲的线。
作为一例，发射极台面层25的第1方向的尺寸(长度)为5μm以上且80μm以下，与第1方向正交的方向的尺寸(宽度)为1μm以上且8μm以下。与第1实施例的情况同样地，间隔G1与间隔G0之差可以为0.3μm以上且1μm以下。扩大第1边缘41与第2边缘42的间隔的部分即末端部分44的第1方向的优选的尺寸与第1实施例的情况相同。
接下来，对第3实施例的优异的效果进行说明。在第3实施例中也是，在发射极台面层25的末端部分44、46，基极访问电阻相对较大。因此，与第1实施例的場合同样地，能够使迁移电压上升，扩大SOA。由此，能够进行HBT的高电压动作。
并且，在第3实施例中，发射极台面层25的末端部分44、46与中间部分45相比没有变细。即，实质上发射极电流和集电极电流流过的区域与第1实施例的情况相比较大。其结果为，得到能够将全集电极电流Ic保持得大的效果。
由于使集电极层21、基极层22和发射极层23的边缘与基极电极主部32A的外侧的边缘的弯曲形状一致地弯曲，因此与呈直线的情况相比，集电极层21、基极层22和发射极层23的平面形状的面积变小。其结果为，能够抑制基极集电极间接合容量Cbc的增大，抑制高频特性的降低。
接下来，参照图16对第3实施例的变形例的半导体装置进行说明。
图16是本变形例的半导体装置的俯视图。在第3实施例(图15)中，基极电极主部32A的、与第2边缘42相反侧的边缘也由反映了第2边缘42的形状的弯曲的线构成，基极电极主部32A的宽度大致恒定。与此相对，在本变形例中，基极电极主部32A的两端的末端部分的宽度比中间部分的宽度细。基极电极主部32A的末端部分的第2边缘42配置在比中间部分的第2边缘42向远离发射极台面层25的第1边缘41的方向后退的位置。因此，与第3实施例的情况同样地，末端部分44、46的间隔G1比中间部分45的间隔G0大。因此，与第3实施例的情况同样地，能够使迁移电压上升，扩大SOA。
接下来，参照图17对第3实施例的其他的变形例的半导体装置进行说明。
图17是本变形例的半导体装置的俯视图。在本变形例中，不仅基极电极主部32A的第2边缘42，而且发射极台面层25的第1边缘41也像第1实施例(图4)那样弯曲。若采用该结构，在间隔G1与间隔G0之差恒定的条件下，末端部分44、46的第1边缘41和第2边缘42的弯曲量变小。相反地，若使末端部分44、46的第1边缘41和第2边缘42的弯曲量分别与第1实施例和第2实施例情况相同，则能够增大间隔G1与间隔G0之差。这里，“弯曲量”是指末端部分44、46的边缘与中间部分45的边缘的宽度方向上的位置偏移量。
接下来，参照图18对第3实施例的其他变形例的半导体装置进行说明。
图18是本变形例的半导体装置的俯视图。在第3实施例(图15)中，在1个发射极台面层25的宽度方向的两侧分别配置有基极电极主部32A。在本变形例中，还配置有2个发射极台面层25，合计配置有3个发射极台面层25。3个发射极台面层25在宽度方向上排列配置，在宽度方向上相邻的2个发射极台面层25之间分别配置有基极电极主部32A。
在1个基极电极主部32A的宽度方向的两侧分别配置有发射极台面层25的第1边缘41。在任意的第1边缘41也是，末端部分44的第1边缘41配置在比中间部分45的第1边缘41向远离基极电极主部32A的第2边缘42的方向后退的位置。因此，在本变形例中，也与第3实施例的情况同样，能够使迁移电压上升，扩大SOA。另外，也可以使发射极台面层25的个数为4个以上。例如在将4个发射极台面层25沿宽度方向排列配置的情况下，可以配置合计3个基极电极主部32A。
接下来，参照图19对第3实施例的其他变形例的半导体装置进行说明。
图19是本变形例的半导体装置的俯视图。图19所示的变形例的半导体装置与图18所示的变形例的半导体装置同样，具有3个发射极台面层25。在图18所示的变形例中，基极电极32具有2个基极电极主部32A，2个基极电极主部32A分别配置在沿宽度方向相邻的2个发射极台面层25之间。与此相对，在图19所示的变形例中，还在位于宽度方向的最外侧的2个发射极台面层25的外侧分别配置有基极电极主部32A，基极电极32具有合计4个基极电极主部32A。4个基极电极主部32A与1个基极电极焊盘部32B连接。
在本变形例中，在3个发射极台面层25中的任意发射极台面层中，在宽度方向上在两侧分别配置有基极电极主部32A。因此，能够在3个发射极台面层25中减少实质的基极电阻。
接下来，对第3实施例的其他变形例进行说明。在第3实施例中，在俯视时发射极电极33配置在发射极台面层25的内侧，但也可以采用发射极电极33突出到发射极台面层25的外侧的结构。关于该结构，例如能够使用发射极电极33来作为蚀刻掩模而对其下的半导体层进行蚀刻，使用残留发射极台面层25的自我整合工序而形成。
[第4实施例]
接下来，参照图20对第4实施例的半导体装置进行说明。以下，关于与第2实施例的半导体装置(从图11到图13的附图)共用的结构，省略说明。
图20是构成第4实施例的半导体装置的多个单位晶体管70中的1个单位晶体管70的俯视图。在第2实施例中，在发射极台面层25的两端的末端部分44、46，发射极台面层25的第1边缘41配置在比中间部分45的边缘向远离基极电极主部32A的第2边缘42的方向后退的位置。与此相对，在第4实施例中，仅在距基极电极焊盘部32B近的末端部分44，第1边缘41配置在比中间部分45的第1边缘向远离第2边缘42的方向后退的位置，在相反侧的末端部分46，间隔G1与间隔G0相等。
接下来，对第4实施例的优异的效果进行说明。
从发射极台面层25观察时，基极电极焊盘部32B的存在较大地破坏了第1方向上的热和电的对称性。在第4实施例中，在距基极电极焊盘部32B近的末端部分44，使第1边缘41相对地远离基极电极焊盘部32B。因此，能够抑制因基极电极焊盘部32B的存在引起的扭折K(图3)的产生。其结果为，能够使迁移电压上升，扩大SOA。
接下来，对第4实施例的变形例进行说明。在第4实施例中，在俯视时发射极电极33配置在发射极台面层25的内侧，但也可以采用发射极电极33突出到发射极台面层25的外侧的结构。关于该结构，例如能够使用发射极电极33来作为蚀刻掩模而对其下的半导体层进行蚀刻，使用残留发射极台面层25的自我整合工序而形成。
并且，在第4实施例中，与第2实施例相比，发射极台面层25的平面形状的面积变大。其结果为，能够增加集电极电流量。
[第5实施例]
接下来，参照图21和图22对第5实施例的半导体装置进行说明。以下，关于与第2实施例的半导体装置(从图11到图13的附图)共用的结构，省略说明。
图21是构成第5实施例的半导体装置的多个单位晶体管70中的1个单位晶体管70的俯视图。在第2实施例中，在俯视时在发射极台面层25(图11)的内部配置有发射极电极33。与此相对，在第5实施例中，发射极电极33比发射极台面层25向外侧突出。
图22是图21的点划线22-22处的剖视图。在发射极台面层25上配置有发射极电极33。发射极电极33从发射极台面层25的侧面沿横向呈檐状伸出。发射极台面层25通过将发射极电极33作为蚀刻掩模进行干式蚀刻而被图案化。在该蚀刻中，使用针对InGaP的发射极层23选择性地蚀刻InGaAs的接触层25B和GaAs的盖层25A的气体、例如CF类的气体。
接下来，对第5实施例的优异的效果进行说明。在第5实施例中也是，发射极台面层25与基极电极32的形状和位置关系与第2实施例的情况相同。因此，与第2实施例同样地，能够扩大SOA。
进一步地，在第5实施例中，使用将发射极电极33作为蚀刻掩模而对发射极台面层25进行图案化的自我整合工序。因此，能够省略1层的光掩模。其结果为，能够实现制造成本的降低。
[第6实施例]
接下来，参照图23对第6实施例的半导体装置进行说明。以下，关于与第2实施例的半导体装置(从图11到图13的附图)共用的结构，省略说明。
图23是构成第6实施例的半导体装置的多个单位晶体管70中的1个单位晶体管70的俯视图。在第2实施例中，在俯视时在发射极台面层25的2个部分之间配置有1个基极电极主部32A。与此相对，在第6实施例中，在第2方向(宽度方向)上在发射极台面层25的2个部分各自的外侧还配置有基极电极主部32A。发射极台面层25的第1边缘41和与其对置的基极电极主部32A的第2边缘42的形状和位置关系与第2实施例的两者的形状和位置关系相同。
接下来，对第6实施例的优异的效果进行说明。
在第6实施例中也是，发射极台面层25的第1边缘41和与其对置的基极电极主部32A的第2边缘42的形状和位置关系与第2实施例的两者的位置关系相同，因此与第2实施例同样地，能够扩大SOA。并且，在发射极台面层25的各部分的两侧配置有基极电极主部32A，因此能够减少发射极台面层25的中间部分45的基极访问电阻。
接下来，对第6实施例的变形例进行说明。
在第6实施例中，采用由2个部分构成发射极台面层25的双发射极构造，但也可以采用由3个部分构成发射极台面层25的三发射极构造。此时，可以配置4个基极电极主部32A。并且，也可以由4个以上的部分构成发射极台面层25。
[第7实施例]
接下来，参照图24对第7实施例的半导体装置进行说明。以下，关于与第1实施例的半导体装置(从图4到图8的附图)共用的结构，省略说明。
图24是第7实施例的半导体装置的俯视图。在第1实施例(图4)中，2个末端部分44、46的第1边缘41配置在比中间部分45的第1边缘41向远离基极电极主部32A的第2边缘42的方向后退的位置。与此相对，在第7实施例中，距基极电极焊盘部32B近的末端部分44的第1边缘41和中间部分45的第1边缘41位于1条直线上。仅距基极电极焊盘部32B远的末端部分46的第1边缘41配置在比中间部分45的第1边缘41向远离基极电极主部32A的第2边缘42的方向后退的位置。
接下来，对第7实施例的优异的效果进行说明。
由于热、电的非对称性重要因素，在大电流时，有时示出发射极电流容易向远离基极电极焊盘部32B的方向偏置的趋势。例如，从发射极台面层25观察时，在与基极电极焊盘部32B相反侧示出温度容易上升的趋势的情况下，示出发射极电流容易向远离基极电极焊盘部32B的方向偏置的趋势。在示出这样的趋势的情况下，若采用第7实施例的结构，不容易产生发射极电流的偏置。其结果为，能够使迁移电压上升，扩大SOA。
上述的各实施例是例示，可以进行不同的实施例所示的结构的局部性的置换或者组合。关于基于多个实施例的相同结构的相同的作用效果没有在每个实施例中依次提及。并且，本发明不限于上述的实施例。例如，能够进行各种变更、改进、组合等对于本领域技术人员来说是显而易见的。

Claims (11)

1.一种半导体装置，
所述半导体装置具备：集电极层、基极层、发射极层，被配置在基板上；以及配置在所述发射极层的一部分区域上的发射极台面层，按照所述集电极层、所述基极层以及所述发射极层的顺序层叠所述集电极层、所述基极层以及所述发射极层，
还具有基极电极，该基极电极在俯视时配置在不与所述发射极台面层重叠的区域，向所述基极层流过基极电流，
在俯视时，所述发射极台面层具有在第1方向上长的第1边缘，
在俯视时，所述基极电极具有在所述第1方向上长的第2边缘，
所述基极电极的所述第2边缘与所述发射极台面层的所述第1边缘对置，在所述发射极台面层的位于所述第1方向的一个端部侧的末端部分，所述发射极台面层的所述第1边缘与所述第2边缘的间隔比在所述发射极台面层的所述第1方向的中间部分处的所述第1边缘与所述第2边缘的间隔大，且在所述发射极台面层的位于所述第1方向的一个端部的末端部分的所述第1边缘与所述第2边缘平行。
2.根据权利要求1所述的半导体装置，其中，
所述半导体装置还具有配置在比所述基极电极靠上层的基极布线，
所述基极电极包括：基极电极焊盘部、以及从所述基极电极焊盘部在所述第1方向延伸的基极电极主部，所述基极电极焊盘部从所述发射极台面层的所述第1方向的一个端部在所述第1方向拉开间隔地配置，所述基极电极焊盘部与所述基极布线连接，
在所述发射极台面层的距所述基极电极焊盘部近的末端部分，所述发射极台面层的所述第1边缘与所述第2边缘的间隔比在所述第1方向的中间部分处的所述第1边缘与所述第2边缘的间隔大。
3.根据权利要求2所述的半导体装置，其中，
在所述发射极台面层的距所述基极电极焊盘部远的末端部分，所述发射极台面层的所述第1边缘与所述第2边缘的间隔比在所述第1方向的中间部分处的所述第1边缘与所述第2边缘的间隔大。
4.根据权利要求2或3所述的半导体装置，其中，
所述第2边缘与所述第1方向平行，所述发射极台面层的距所述基极电极焊盘部近的末端部分，所述发射极台面层的所述第1边缘配置在比所述第1方向的中间部分的所述第1边缘的位置更向远离所述第2边缘的方向后退的位置。
5.根据权利要求2或3所述的半导体装置，其中，
所述第1边缘与所述第1方向平行，在所述发射极台面层的距所述基极电极焊盘部近的末端部分，所述发射极台面层的所述第2边缘配置在比所述第1方向的中间部分的所述第2边缘更向远离所述第1边缘的方向后退的位置。
6.根据权利要求2至5中任一项所述的半导体装置，其中，
在所述发射极台面层的距所述基极电极焊盘部近的末端部分，所述发射极台面层的所述第1边缘与所述第2边缘的间隔比在中间部分处的所述第1边缘与所述第2边缘的间隔大的部分的所述第1方向的尺寸为0.5μm以上。
7.根据权利要求2至6中任一项所述的半导体装置，其中，
在所述发射极台面层的距所述基极电极焊盘部近的末端部分，所述第1边缘与所述第2边缘的间隔比中间部分的所述第1边缘与所述第2边缘的间隔大0.3μm以上。
8.根据权利要求2至7中任一项所述的半导体装置，其中，
所述发射极台面层在俯视时由至少2个部分构成，所述发射极台面层的2个部分分别具有在所述第1方向上较长的平面形状，在与所述第1方向正交的第2方向上拉开间隔地配置，
所述基极电极主部在俯视时配置在所述发射极台面层的2个部分之间，
所述发射极台面层的2个部分的与所述基极电极主部对置的边缘构成所述第1边缘，所述基极电极主部的与所述发射极台面层的2个部分分别对置的边缘构成所述第2边缘。
9.根据权利要求2至8中任一项所述的半导体装置，其中，
所述半导体装置还具有：
发射极电极，配置在所述发射极台面层上；以及
发射极布线，在比所述发射极电极还靠上层，配置在与所述基极布线相同的层，与所述发射极电极连接，
在俯视时，从所述基极电极焊盘部的边缘到所述发射极布线的边缘的最短距离比从所述基极电极焊盘部的边缘到所述发射极台面层的边缘的最短距离长。
10.根据权利要求9所述的半导体装置，其中，
在俯视时，所述发射极电极从所述发射极台面层的边缘向外侧突出。
11.根据权利要求1至8中任一项所述的半导体装置，其中，
所述半导体装置还具有配置在所述发射极台面层上的发射极电极，
在俯视时，所述发射极电极从所述发射极台面层的边缘向外侧突出。
CN202010115755.1A 2019-03-06 2020-02-25 半导体装置 Active CN111668300B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2019-040690 2019-03-06
JP2019040690 2019-03-06
JP2019190441A JP2020150250A (ja) 2019-03-06 2019-10-17 半導体装置
JP2019-190441 2019-10-17

Publications (2)

Publication Number Publication Date
CN111668300A CN111668300A (zh) 2020-09-15
CN111668300B true CN111668300B (zh) 2023-10-13

Family

ID=72335667

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010115755.1A Active CN111668300B (zh) 2019-03-06 2020-02-25 半导体装置

Country Status (3)

Country Link
US (1) US11631758B2 (zh)
CN (1) CN111668300B (zh)
TW (1) TWI745847B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548078A (ja) * 1991-08-20 1993-02-26 Hitachi Ltd ヘテロ接合バイポーラトランジスタおよびそれを用いた回路
US5614423A (en) * 1994-11-07 1997-03-25 Nippon Telegraph And Telephone Corporation Method for fabricating a heterojunction bipolar transistor
JP2002246587A (ja) * 2001-02-20 2002-08-30 Hitachi Ltd 半導体装置及びその製造方法
JP2005101402A (ja) * 2003-09-26 2005-04-14 Renesas Technology Corp 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4288852B2 (ja) * 2000-12-27 2009-07-01 住友電気工業株式会社 バイポーラトランジスタの製造方法
US20050035370A1 (en) * 2003-08-12 2005-02-17 Hrl Laboratories, Llc Semiconductor structure for a heterojunction bipolar transistor and a method of making same
JP4089662B2 (ja) * 2004-07-21 2008-05-28 ソニー株式会社 バイポーラトランジスタとその製造方法
US7829917B1 (en) * 2007-06-14 2010-11-09 Hrl Laboratories, Llc Layout for self-aligned emitter-base processing
US9679996B2 (en) * 2015-04-02 2017-06-13 Sumitomo Electric Industries, Ltd. Semiconductor device having buried region beneath electrode and method to form the same
US11152532B2 (en) * 2017-07-26 2021-10-19 Oki Electric Industry Co., Ltd. Method of manufacturing driven element chip, driven element chip, exposing device, and image forming apparatus

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548078A (ja) * 1991-08-20 1993-02-26 Hitachi Ltd ヘテロ接合バイポーラトランジスタおよびそれを用いた回路
US5614423A (en) * 1994-11-07 1997-03-25 Nippon Telegraph And Telephone Corporation Method for fabricating a heterojunction bipolar transistor
JP2002246587A (ja) * 2001-02-20 2002-08-30 Hitachi Ltd 半導体装置及びその製造方法
JP2005101402A (ja) * 2003-09-26 2005-04-14 Renesas Technology Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TWI745847B (zh) 2021-11-11
TW202101771A (zh) 2021-01-01
CN111668300A (zh) 2020-09-15
US20200287027A1 (en) 2020-09-10
US11631758B2 (en) 2023-04-18

Similar Documents

Publication Publication Date Title
TWI752598B (zh) 放大電路之單位單元及功率放大器模組
US11949003B2 (en) Semiconductor device
CN109390319B (zh) 半导体装置
TWI731250B (zh) 半導體裝置
CN111668300B (zh) 半导体装置
TWI744839B (zh) 半導體裝置
JP2020150250A (ja) 半導体装置
TW202303922A (zh) 半導體裝置及半導體模組
TWI825632B (zh) 半導體裝置
TWI757801B (zh) 半導體裝置
CN113472303A (zh) 功率放大元件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant