CN111627859A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底包括衬底和依次形成在衬底上的高K层、高K帽层、栅电极层；形成图形化的掩膜层，所述掩膜层暴露部分栅电极层，且覆盖用于形成栅电极的部分栅电极层；以所述掩膜层为掩膜，刻蚀所述栅电极层，形成栅电极；对刻蚀后的基底进行同步脉冲等离子体处理，去除所述刻蚀后的基底上的刻蚀残留物。在刻蚀栅电极层后，对刻蚀后的基底进行同步脉冲等离子体处理，去除所述刻蚀后的基底上的刻蚀残留物。由于同步脉冲方式产生的等离子体能量较低，能够有效降低对器件造成PID，提高器件的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着科技的发展，MOS晶体管的尺寸不断缩小，晶体管中的栅氧介质层的厚度也逐渐变小。但是，当栅氧介质层缩减至2nm以下时，器件会出现明显的隧穿泄露，进而影响到器件的性能。
高K工艺将具有高介电常数K(HK，High K)材料的高K层替代栅氧介质层，以提高该层的绝缘性，使得该层在小尺寸厚度下仍能有效避免隧穿泄露的缺陷。其中，高K材料是指K大于4的材料，例如HfO2，介电常数K能够达到25，从而能够有效避免隧穿泄露，提高器件性能。
然而，采用高K工艺形成的器件，器件性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以提高器件性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和依次形成在衬底上的高K层、高K帽层、栅电极层；形成图形化的掩膜层，所述掩膜层暴露部分栅电极层，且覆盖用于形成栅电极的部分栅电极层；以所述掩膜层为掩膜，刻蚀所述栅电极层，形成栅电极；对刻蚀后的基底进行同步脉冲等离子体处理，去除所述刻蚀后的基底上的刻蚀残留物。
相应的，本发明还提供一种半导体结构，包括：衬底；形成于所述衬底上的栅极结构，所述栅极结构包括高K栅介质层、位于所述高K栅介质层上的高K帽结构和位于所述高K帽结构上的栅电极；形成于所述栅极结构上的掩膜层。
与现有技术相比，本发明的技术方案具有以下优点：
为了解决所述技术问题，本发明实施例在刻蚀栅电极层后，对刻蚀后的基底进行同步脉冲等离子体处理，去除所述刻蚀后的基底上的刻蚀残留物。由于同步脉冲方式产生的等离子体能量较低，能够有效降低对器件造成PID，提高器件的性能。
此外，本发明实施例在去除所述刻蚀后的基底上的刻蚀残留物之后，还清洗所述刻蚀后的基底，进一步去除所述基底上剩余的刻蚀残留物，从而能够在有效去除刻蚀栅电极层时产生的聚合物的前提下，降低对器件造成PID。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图9至图10是本发明半导体结构的形成方法另一实施例中部分步骤对应的结构示意图。
具体实施方式
由背景技术可知，高K工艺形成的器件，器件性能仍有待提高。现结合一种半导体结构的形成方法分析器件性能有待提高的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括衬底100和依次形成在衬底100上的高K层110、高K帽层120和栅电极层130；参考图2，形成图形化的掩膜层104，所述掩膜层暴露部分栅电极层130，且覆盖用于形成栅电极的部分栅电极层130；接着，参考图3，以所述掩膜层104为掩膜，刻蚀所述栅电极层130，形成栅电极103。
然而，在进行栅电极层130的刻蚀时，会产生刻蚀残留物，该种刻蚀残留物为一种聚合物(polymer)，主要包括刻蚀剂和反应的生成物，该聚合物不易去除，从而影响器件的性能。
通常情况下，采用常规的连续射频等离子体处理可以去除此步骤中产生的刻蚀残留物。但是，这种方式产生的等离子体能量很高，因而会对器件，特别是器件上的敏感部位造成PID，进而造成器件性能的下降。
为了解决所述技术问题，本发明实施例在刻蚀栅电极层后，对刻蚀后的基底进行同步脉冲等离子体处理，去除所述刻蚀后的基底上的刻蚀残留物。由于同步脉冲方式产生的等离子体能量较低，能够有效降低对器件造成PID，提高器件的性能。
此外，本发明实施例在去除所述刻蚀后的基底上的刻蚀残留物之后，还清洗所述刻蚀后的基底，进一步去除所述基底上剩余的刻蚀残留物，从而能够在有效去除刻蚀栅电极层时产生的聚合物的前提下，降低对器件造成PID。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图图4至图8是本发明一实施例中半导体结构的形成方法各步骤对应的结构示意图。
参考图4，提供基底，所述基底包括衬底200和依次形成在衬底200上的高K层210、高K帽层220和栅电极层230；
所述基底用于为后续形成栅极结构提供工艺基础。具体地，后续通过刻蚀所述基底上的高K层210、高K帽层220和栅电极层230，以形成栅极结构。
本实施例中，所述衬底200的材料为硅。在另一些实施例中，所述衬底200的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，或者，所述衬底200还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底200的材料可以是适宜于工艺需要或易于集成的材料。
在其他实施例中，所述衬底200还可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，所述第一半导体层用于为后续形成衬底提供工艺基础，所述第二半导体层用于为后续形成半导体器件提供工艺基础。
所述衬底200上表面还可以包括层间介质层(interfacial layer)(图中未示出)，所述层间介质层用于隔离衬底200与衬底上的层结构，通常为氧化硅材料。
本实施例中，所述衬底200上还形成有高K层210。所述高K层210用于形成高K栅介质层，进而作为栅介质层隔离所述衬底200与栅电极层，以实现避免隧穿泄露。
需要说明的是，高K材料是指介电常数K大于氧化硅的介电常数(约为4)的材料，在本实施例中，所述高K层210是采用高K材料形成的层结构。具体的，所述高K层210的材料可以为HfO2、HfSiON、ZrO2或Al2O3中的一种或多种。具体的，所述高K层210包括多种材料时，所述高K层210可以为多种材料的叠层结构。在本实施例中，所述高K层210为HfO2，通过沉积工艺形成，其介电常数K能够达到25，从而能够有效避免隧穿泄露，提高器件性能。
本实施例中，所述衬底200上还形成有位于高K层210上的高K帽(HK cap)层220。所述高K帽层220用于作为高K层210与栅电极层230之间的缓冲层，调节后续栅电极层230形成的栅电极的功函数。
具体的，高K帽层220的材料可以为TiN、Ti、TaN、Al、Co或W中的一种或多种，当所述高K帽层220包括多种材料时，所述高K帽层220可以为多种材料的叠层结构。在本实施例中，所述高K帽层220为TiN，采用原子层沉积工艺(atomic layer deposition，ALD)形成。
本实施例中，所述衬底200上还形成有位于高K帽(HK cap)层220上的栅电极层230。所述栅电极层230用于形成栅电极，具体的，可以通过刻蚀工艺刻蚀所述栅电极层230，以形成栅电极。
具体的，栅电极层230的材料可以为Si、Al、Cu、Ag、Au、Pt、Ni、Ti、Co或W中的一种或多种，当所述栅电极层230包括多种材料时，所述栅电极层230可以为多种材料的叠层结构。在本实施例中，所述栅电极层230为Si，具体的，可以为多晶硅，采用沉积工艺形成。
接着，参考图5，形成图形化的掩膜层204，所述掩膜层204暴露部分栅电极层230，且覆盖用于形成栅电极的部分栅电极层230。
所述掩膜层204用于为刻蚀栅电极层230提供工艺基础，具体的，以掩膜层204为掩膜，刻蚀所述栅电极层230，以形成栅电极。
所述掩膜层204包括硬掩膜层，具体的，所述掩膜层204为硬掩膜层或光刻胶掩膜层与硬掩膜层的叠层。
在本实施例中，所述形成图形化的掩膜层的步骤具体包括：形成覆盖所述栅电极层的硬掩膜材料层；去除部分栅电极层上的硬掩膜材料层，保留用于形成栅电极的部分栅电极层上的硬掩膜材料层作为图形化的掩膜层。
其中，所述硬掩膜材料层用于为形成图形化的掩膜层提供工艺基础。所述所述硬掩膜材料层的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅中的一种或多种，当所述硬掩膜材料层包括多种材料时，所述硬掩膜材料层可以为多种材料的叠层结构。在本实施例中，所述硬掩膜材料层为氮化硅，可以采用CVD(Chemical VaporDeposition，化学气相沉积)工艺形成。
在本实施例中，去除部分栅电极层上的硬掩膜材料层，且保留用于形成栅电极的部分栅电极层上的硬掩膜材料层的具体步骤可以包括：在所述硬掩膜材料层上形成光刻胶掩膜层，所述光刻胶掩膜层暴露部分硬掩膜材料层，且覆盖用于形成栅电极的部分栅电极层上的硬掩膜材料层；以所述光刻胶掩膜层为掩膜，刻蚀所述硬掩膜材料层，形成所述硬掩膜层。具体的，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述硬掩膜材料层。
需要说明的是，若所述掩膜层204仅为硬掩膜层，则在形成硬掩膜层后，去除位于硬掩膜层上的光刻胶掩膜层，若所述掩膜层包括硬掩膜层与光刻胶掩膜层的叠层结构，则不去除位于硬掩膜层上的光刻胶掩膜层。在本实施例中，以硬掩膜层作为所述掩膜层204。
接着，参考图6，以所述掩膜层204为掩膜，刻蚀所述栅电极层230，形成栅电极203；
所述栅电极层230用于形成栅极结构，具体的，通过刻蚀所述栅电极层230，以剩余的栅电极层作为栅极结构中的栅电极203。
在本实施例中，采用干法刻蚀中的等离子体刻蚀工艺刻蚀所述栅电极层230。具体的，所述等离子体刻蚀工艺为连续射频等离子体刻蚀。
具体的，采用等离子体刻蚀工艺刻蚀栅电极层230的步骤中，反应气体可以为含氟气体(例如CF4、CF8、C5F8、C4F6或CHF3)、含氯气体(例如Cl2或CCl2F2)或者两者的混合气体，在本实施例中，采用含氟气体和含氯气体的混合气体进行刻蚀。具体的，反应气体为CF4、Cl2、BCl3和HBr。其中，CF4和Cl2作为反应气体，流量分别为10sccm至50sccm和20sccm至100sccm，具体的，CF4流量可以为20sccm、30sccm或40sccm，Cl2流量可以为50sccm或80sccm；BCl3和HBr作为辅助的添加气体，用于调节刻蚀速度和刻蚀选择比，对应的流量分别为10sccm至30sccm和50sccm至200sccm，具体的，BCl3流量可以为20sccm，HBr流量可以为100sccm或150sccm。
其中，需要说明的是，在本步骤中，会产生由刻蚀剂和刻蚀反应生成物构成的聚合物(如图7中的黑色划线所示)，该聚合物为长链高分子聚合物，通常由含C的气体以及副产物生成。该聚合物作为刻蚀残留物，会成为增加产品表面缺陷密度的颗粒和污染源，破坏器件功能，影响器件的成品率和可靠性。
在本实施例中，参考图8，通过对刻蚀后的基底进行同步脉冲等离子体处理，去除所述刻蚀后的基底上的刻蚀残留物。
在等离子体处理系统中，可以向一个或多个电极提供多个RF信号以产生等离子体。与连续射频等离子体处理提供连续的RF信号不同，同步脉冲等离子体处理通过向电极提供的射频(RF)信号施加同步脉冲，对于任何给定的RF信号，RF同步脉冲将RF信号导通和截止。例如对于两个同步信号RF1和RF2，则对于信号RF2的每个主动脉冲都有信号RF1的主动脉冲。这两个RF信号的脉冲可以是同相的，或者一个RF脉冲的上升沿可以滞后于另一个RF脉冲的上升沿，或者一个RF脉冲的下降沿可以滞后于另一个RF脉冲的下降沿，或者RF脉冲可以是异相的。
基于RF同步脉冲会周期性的导通和截止，相较于连续RF信号，产生的等离子体的能量较低，因此对器件造成PID也随之降低。
在本实施例中，同步脉冲等离子体处理过程中，源功率(source power)为100W至1000W，偏置功率(bias power)为0W至50W，具体的，所述源功率可以为300W或700W，所述偏置功率可以为20W或40W。
其中，同步脉冲等离子体处理中的源功率用于激发等离子体，其中，源功率越大，加载在等离子体腔室功率越大，从而使得处于激发态的分子越多，即活性基越多，等离子体的密度越大，因而刻蚀速率越大。但是，源功率不宜过小，也不宜过大。源功率过小，产生的等离子体量太少，造成刻蚀时间过长，且容易刻蚀不干净；源功率过大，则产生等离子体量过大，掩膜损失大，且容易产生PID。
并且，同步脉冲等离子体处理过程中的偏置功率用于给等离子体能量。其中，偏置功率不宜过小，也不宜过大。偏置功率过小，等离子体获得的能量太小，同样造成刻蚀时间过长，且容易刻蚀不干净；偏置功率过大，则等离子体获得的能量太大，也容易产生PID。
在本实施例中，同步脉冲等离子体处理过程中，同步脉冲的占空比(Duty cycle)为10％至50％，频率为500Hz至50K Hz。具体的，所述占空比可以为20％或40％，所述频率可以为1K Hz、10K Hz、25K Hz或40K Hz。
其中，同步脉冲等离子体处理中的同步脉冲的占空比不宜过小，也不宜过大。同步脉冲的占空比过小，产生的等离子体能量太小，造成刻蚀时间过长；同步脉冲的占空比过大，则产生等离子体能量过大，容易产生PID，且容易刻蚀不干净。
在同步脉冲等离子体处理中，频率能影响离子的轰击能量、保持稳定放电时的电压，并且也影响到有关的化学反应过程，特别是聚合速率。在没有复合机制的情况下，低频时(如本实施例中的频率范围)具有的较高碰撞将导致高的刻蚀速率和各向异性。
并且，在本实施例中，同步脉冲等离子体处理过程中，腔室压力为2毫托至20毫托。具体的，腔室压力为10毫托或15毫托。
其中，可以看出，本步骤中同步脉冲等离子体处理中的腔室压力处于较低的范围。在较低的气压下，分子密度低，电子自由程大，电子加速的能量大，电离几率大。并且，离子之间、离子与原子之间碰撞减少，刻蚀的各向异性增强，去除刻蚀残留物的效果更好(刻蚀残留物存在在栅电极203的侧壁和高K帽层220的表面)。
此外，低气压还有利于挥发物离开刻蚀表面，增加反应效率，进而能够在不增大PID的前提下，增大刻蚀速率。
在实际工艺中，占空比、源功率和气体流量可以适应调整，其中当源功率和气体流量较多大时，占空比可以相应减少。
在同步脉冲等离子体处理中，需要通入第一气体，所述第一气体为氩气、氦气、氖气、氢气或氮气中的一种。同时，还通入第二气体，所述第二气体为氢气或氧气。其中，通入第一气体，用于增加气流量，改善气体分布，从而改善刻蚀的均匀性，同时，电离出对应的离子以增强离子轰击能力；通入第二气体，用于电离出对应的离子，并与聚合物反应，进而消除聚合物。
所述第一气体的流量为100sccm至500sccm，所述第二气体的流量为50sccm至200sccm。具体的，所述第一气体的流量为200sccm、300sccm或400sccm，所述第二气体的流量为100sccm或150sccm。需要说明的是，压力恒定的情况下，流量太小，反应刻蚀需要的活性物不够；当达到需要量时，反应速度趋于不变；流量太大，影响分子和电子的平均自由程，降低刻蚀速度。
其中，针对不同的第一气体和第二气体，对应的流量参数需要进行匹配，以保证刻蚀完全。
在本步骤中，对刻蚀后的基底进行同步脉冲等离子体处理，去除所述刻蚀后的基底上的刻蚀残留物。由于同步脉冲方式产生的等离子体能量较低，能够有效降低对器件造成PID，提高器件的性能。
接着，清洗所述刻蚀后的基底，以去除剩余的刻蚀残留物。
其中，清洗所述刻蚀后的基底，进一步去除剩余的刻蚀残留物，从而能够更彻底的去除刻蚀残留物，进而使得本实施例能够在有效去除刻蚀栅电极层时产生的聚合物的前提下，降低对器件造成PID。
具体的，所述清洗所述基底的步骤具体包括：将所述刻蚀后的基底浸入清洗液中，并在预设转速下进行清洗；其中，所述清洗液为氢氟酸溶液，所述氢氟酸溶液中水与氢氟酸的体积比为100:1至200:1，所述预设转速为500rpm至900rpm，所述基底浸入清洗液中的面积为所述基底面积的60％至90％。具体的，所述氢氟酸溶液中水与氢氟酸的体积比为150:1，所述预设转速为700rpm，所述基底浸入清洗液中的面积为所述基底面积的75％。
采用氢氟酸溶液清洗刻蚀后的基底，能够有效去除剩余的刻蚀残留物。而采用旋转的方式进行清洗，则能够提高清洗速度。
本发明实施例在刻蚀栅电极层后，对刻蚀后的基底进行同步脉冲等离子体处理，去除所述刻蚀后的基底上的刻蚀残留物。由于同步脉冲方式产生的等离子体能量较低，能够有效降低对器件造成PID，提高器件的性能。
此外，本发明实施例在去除所述刻蚀后的基底上的刻蚀残留物之后，还清洗所述刻蚀后的基底，进一步去除所述基底上剩余的刻蚀残留物，从而能够在有效去除刻蚀栅电极层时产生的聚合物的前提下，降低对器件造成PID。
在本发明的另一实施例中，还提供了一种半导体结构的形成方法，与上一实施例不同的是，本实施例中还包括对高K帽层和高K层的刻蚀步骤。
具体的，在本实施例中，刻蚀所述栅电极层230，形成栅电极203的步骤之后，对刻蚀后的基底进行同步脉冲等离子体处理的步骤之前，进行高K帽层的刻蚀。
参考图9，以所述掩膜层204为掩膜，刻蚀所述高K帽层220，形成高K帽结构202。
其中，通过刻蚀高K帽层220，用于形成栅极结构中的高K帽结构202。
具体的，可以采用干法刻蚀工艺或者湿法刻蚀工艺刻蚀所述高K帽层220。在本实施例中，采用干法刻蚀工艺刻蚀所述高K帽层220。
接着，对刻蚀后的基底进行同步脉冲等离子体处理，去除所述刻蚀后的基底上的刻蚀残留物。其中，本步骤与前述实施例相同之处，在此不再赘述。
接着，参考图10，刻蚀所述高K层210，形成高K栅介质层201。
其中，通过刻蚀高K层210，用于形成栅极结构中的高K栅介质层201。
具体的，可以采用干法刻蚀工艺或者湿法刻蚀工艺刻蚀所述高K层210。在本实施例中，采用干法刻蚀工艺刻蚀所述高K层220。
需要说明的是，在本发明的其他实施例中，还可以将刻蚀所述高K层210，形成高K栅介质层201的步骤设置于刻蚀所述高K帽层220之后，对刻蚀后的基底进行同步脉冲等离子体处理的步骤之前。本领域技术人员可以在本发明公开的基础上进行选择，在此不再赘述。
在本发明的又一实施例中，还提供了一种半导体结构，其中，所述半导体结构采用上述实施例中的方法形成。
参考图10，所述半导体结构包括：衬底200；形成于所述衬底200上的栅极结构，所述栅极结构包括高K栅介质层201、位于所述高K栅介质层201上的高K帽结构202和位于所述高K帽结构202上的栅电极203；形成于所述栅极结构上的硬掩膜层204。
其中，所述衬底200的材料为硅。在另一些实施例中，所述衬底200的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，或者，所述衬底200还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底200的材料可以是适宜于工艺需要或易于集成的材料。
在其他实施例中，所述衬底200还可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，所述第一半导体层用于为后续形成衬底提供工艺基础，所述第二半导体层用于为后续形成半导体器件提供工艺基础。
所述衬底200上表面还可以包括层间介质层(图中未示出)，所述层间介质层用于隔离衬底200与衬底上的层结构，通常为氧化硅材料。
形成于所述衬底200上的栅极结构，所述栅极结构包括高K栅介质层201、位于所述高K栅介质层201上的高K帽结构202和位于所述高K帽结构202上的栅电极203。
其中，高K栅介质层201是采用高K材料形成的层结构，所述高K栅介质层201的材料可以为HfO2、HfSiON、ZrO2或Al2O3中的一种或多种。具体的，所述高K栅介质层201包括多种材料时，所述高K栅介质层201可以为多种材料的叠层结构。在本实施例中，所述高K栅介质层201的材料为HfO2。
在所述高K栅介质层201上，形成有高K帽结构202。所述高K帽结构202用于作为高K栅介质层201与栅电极203之间的缓冲层，调节后续栅电极203的功函数。
具体的，高K帽结构202的材料可以为TiN、Ti、TaN、Al、Co或W中的一种或多种，当所述高K帽结构202包括多种材料时，所述高K帽结构202可以为多种材料的叠层结构。在本实施例中，所述高K帽结构202为TiN。
在高K帽结构202上，形成有栅电极203。具体的，栅电极203的材料可以为Si、Al、Cu、Ag、Au、Pt、Ni、Ti、Co或W中的一种或多种，当所述栅电极203包括多种材料时，所述栅电极203可以为多种材料的叠层结构。在本实施例中，所述栅电极203为Si，具体的，可以为多晶硅。
在本实施例的半导体结构中，还包括形成于所述栅极结构上的掩膜层204。所述掩膜层204用于作为掩膜，以刻蚀得到位于掩膜层下方的栅极结构。
所述掩膜层204包括硬掩膜层，具体的，所述掩膜层204为硬掩膜层或光刻胶掩膜层与硬掩膜层的叠层。
其中，所述硬掩膜层的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅中的一种或多种，当所述硬掩膜层包括多种材料时，所述硬掩膜层可以为多种材料的叠层结构。在本实施例中，所述硬掩膜层为氮化硅。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底和依次形成在衬底上的高K层、高K帽层、栅电极层；
形成图形化的掩膜层，所述掩膜层暴露部分栅电极层，且覆盖用于形成栅电极的部分栅电极层；
以所述掩膜层为掩膜，刻蚀所述栅电极层，形成栅电极；
对刻蚀后的基底进行同步脉冲等离子体处理，去除所述刻蚀后的基底上的刻蚀残留物。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述去除所述刻蚀后的基底上的刻蚀残留物之后，还包括：
清洗所述刻蚀后的基底，以去除剩余的刻蚀残留物。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述对刻蚀后的基底进行同步脉冲等离子体处理的步骤中，源功率为100W至1000W，偏置功率为0W至50W。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述对刻蚀后的基底进行同步脉冲等离子体处理的步骤中，同步脉冲的占空比为10％至50％，频率为500Hz至50KHz。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述对刻蚀后的基底进行同步脉冲等离子体处理的步骤中，腔室压力为2毫托至20毫托。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述对刻蚀后的基底进行同步脉冲等离子体处理的步骤中，通入第一气体，所述第一气体为氩气、氦气、氖气、氢气或氮气中的一种。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述对刻蚀后的基底进行同步脉冲等离子体处理的步骤中通入第二气体，所述第二气体为氢气或氧气。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述对刻蚀后的基底进行同步脉冲等离子体处理的步骤中，所述第一气体的流量为100sccm至500sccm，所述第二气体的流量为50sccm至200sccm。
9.如权利要求2所述的半导体结构的形成方法，其特征在于，所述清洗所述刻蚀后的基底的步骤包括：
将所述刻蚀后的基底浸入清洗液中，并在预设转速下进行清洗；
其中，所述清洗液为氢氟酸溶液，所述氢氟酸溶液中水与氢氟酸的体积比为100:1至200:1，所述预设转速为500rpm至900rpm，所述基底浸入清洗液中的面积为所述基底面积的60％至90％。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层包括硬掩膜层，所述形成图形化的掩膜层的步骤包括：
形成覆盖所述栅电极层的硬掩膜材料层；
去除部分栅电极层上的硬掩膜材料层，且保留用于形成栅电极的部分栅电极层上的硬掩膜材料层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述刻蚀所述栅电极层，形成栅电极的步骤之后，所述对刻蚀后的基底进行同步脉冲等离子体处理的步骤之前，还包括：
以所述掩膜层为掩膜，刻蚀所述高K帽层，形成高K帽结构；
刻蚀所述高K帽层之后，刻蚀所述高K层，形成高K栅介质层。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，
所述刻蚀所述栅电极层，形成栅电极的步骤之后，所述对刻蚀后的基底进行同步脉冲等离子体处理的步骤之前，还包括：
以所述掩膜层为掩膜，刻蚀所述高K帽层，形成高K帽结构；
所述对刻蚀后的基底进行同步脉冲等离子体处理的步骤之后，还包括：
刻蚀所述高K帽层之后，刻蚀所述高K层，形成高K栅介质层。
13.一种半导体结构，其特征在于，采用权利要求1所述的方法形成，包括：衬底；
形成于所述衬底上的栅极结构，所述栅极结构包括高K栅介质层、位于所述高K栅介质层上的高K帽结构和位于所述高K帽结构上的栅电极；
形成于所述栅极结构上的掩膜层。
14.如权利要求13所述的半导体结构，其特征在于，所述栅电极的材料为Si、Al、Cu、Ag、Au、Pt、Ni、Ti、Co或W中的一种或多种。
15.如权利要求13所述的半导体结构，其特征在于，所述高K帽结构的材料为TiN、Ti、TaN、Al、Co或W中的一种或多种。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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