CN111527608A - 记忆体测试阵列 - Google Patents

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Abstract

一种记忆体测试阵列包含第一记忆体元件阵列、第二记忆体元件阵列以及多个共用导电垫。第一记忆体元件阵列包含多条第一位元线、多条第一字线、多个第一晶体管。多个第一晶体管各包含第一源/漏极及第一栅极。第一晶体管的第一栅极的至少二者具有不同的长度。第二记忆体元件阵列与第一记忆体元件阵列相邻。第二记忆体元件阵列包含多条第二位元线、多条第二字线以及多个第二晶体管。共用导电垫各具有第一端及第二端；第一端电性连接于第一位元线且第二端电性连接于第二位元线，或者第一端电性连接于第一字线且第二端电性连接于第二字线。本揭示内容的记忆体测试阵列可以有效节省记忆体测试晶片的面积。

Description

记忆体测试阵列
技术领域
本揭示内容是有关于一种记忆体测试阵列。
背景技术
记忆体是用以储存数据的半导体元件，主要可分为非挥发性记忆体与挥发性记忆体。随着科技的蓬勃发展，产业对于记忆体性能需求也逐渐提升，例如高可靠度、高擦写次数、快速的储存速度以及大容量等。因此，半导体产业持续开发各种技术以缩减元件尺寸，并增加记忆体的元件密度。
在现有技术中，如图1A所示，一片晶圆包含了多个标准记忆体产品晶片Cp1、Cp2、Cp4，其以切割线S1及S2相隔。为了进一步了解记忆体晶片里的记忆体元件的特性，会在晶圆中设置至少一个测试晶片(Test Chip)，例如测试晶片Cp3，且其包含多个记忆体测试阵列，例如A11、A21、Ax1、A1y、A2y、Axy等。
图1B为图1A中测试晶片Cp3的局部放大示意图。如图1B所示，记忆体测试阵列A11、A12、A21、A22中的每一个包含记忆体元件阵列10，且记忆体元件阵列10包含多个记忆体元件(未示出)，例如，每个记忆体元件阵列10可以包含100个记忆体元件。每个记忆体元件阵列10具有各自的测试垫，用以检测记忆体元件阵列10中记忆体元件的特性。以具有100个记忆体元件的记忆体元件阵列10为例，其测试垫至少需包含10个字元信号垫(如导电垫1A～1L)及10个位元信号垫(例如导电垫2A～2L)，以存取到记忆体元件阵列10里的100个单独记忆体元件，并检测其特性。
在现有技术中，记忆体元件阵列10里的各个单独记忆体元件为彼此相同，因此，此种记忆体元件阵列又可称为记忆体单元件阵列(Single device array)。然而，在测试记忆体单元件阵列时，只能获取单一设计的记忆体元件的测试数据。因此，如何在测试晶片Cp3的有限空间中容纳多种不同设计特征的记忆体元件是目前待解决的技术问题之一。
发明内容
本揭示内容提供一种记忆体测试阵列，其包含第一记忆体元件阵列、第二记忆体元件阵列以及多个共用导电垫。第一记忆体元件阵列，包含多条第一位元线、多条第一字线、多个第一晶体管；多条第一字线与第一位元线交错且电性绝缘；多个第一晶体管各包含第一源/漏极及第一栅极；各第一晶体管的第一源/漏极电性连接第一位元线的其中一者；第一栅极电性连接第一字线的其中一者；第一晶体管的第一栅极的至少二者具有不同的长度。第二记忆体元件阵列与第一记忆体元件阵列相邻，包含多条第二位元线、多条第二字线以及多个第二晶体管。多条第二字线与第二位元线交错且电性绝缘；多个第二晶体管各包含第二源/漏极及第二栅极；各第二晶体管的第二源/漏极电性连接第二位元线的其中一者；第二栅极电性连接第二字线的其中一者。多个共用导电垫各具有第一端及第二端；第一端电性连接于第一位元线且第二端电性连接于第二位元线，或者第一端电性连接于第一字线且第二端电性连接于第二字线。
根据本揭示内容的某些实施方式，第二位元线的至少二者分别还包含相变化记忆体元件。
根据本揭示内容的某些实施方式，第二晶体管的第二栅极的至少二者具有不同的长度。
根据本揭示内容的某些实施方式，相变化记忆体元件各包含加热器及相变化材料层，相变化材料层位于加热器上方，且具有与加热器接触的截面，截面的面积的至少二者具有不同大小。
根据本揭示内容的某些实施方式，相变化材料层的至少二者具有不同的厚度。
根据本揭示内容的某些实施方式，还包含导线，电性连接第二字线的二者。
根据本揭示内容的某些实施方式，第一晶体管的第一栅极的至少二者具有不同的宽度。
根据本揭示内容的某些实施方式，第二晶体管的第二栅极的至少二者具有不同的宽度。
附图说明
当读到随附的附图时，从以下详细的叙述可充分了解本揭示内容的各方面。值得注意的是，根据工业上的标准实务，各种特征不是按比例绘制。事实上，为了清楚的讨论，各种特征的尺寸可任意增加或减少。
图1A绘示现有技术的记忆体产品晶片及测试晶片上视图；
图1B为图1A中记忆体测试晶片的局部放大示意图；
图2A绘示记忆体单元件阵列；
图2B展示图2A的记忆体单元件阵列的设计特征；
图3A绘示记忆体单元件阵列；
图3B展示图3A的记忆体单元件阵列的设计特征；
图4A是绘示根据本揭示内容的一实施例的记忆体多元件阵列的示意图；
图4B展示图4A的记忆体多元件阵列的设计特征；
图5A是绘示根据本揭示内容的一实施例的记忆体多元件阵列的示意图；
图5B展示图5A的记忆体多元件阵列的设计特征；
图6A是绘示根据本揭示内容的一实施例的记忆体多元件阵列的示意图；
图6B展示图6A的记忆体多元件阵列的设计特征；
图7绘示根据本揭示内容的某些实施方式的记忆体测试阵列示意图；
图8绘示根据本揭示内容的某些实施方式的记忆体测试阵列示意图。
【符号说明】
1A、1B、1C、1D、1E、1F、1G、1H、1I、1J、1K、1L、2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、2L导电垫
10、10A记忆体元件阵列
10’、10A’、10B’记忆体多元件阵列
11A、11B、11C、11D、11E、11F、11G、11H、11I、11J、11K、11L第一导电垫
12A、12B、12C、12D、12E、12F、12G、12H、12I、12J、12K、12L第一共用导电垫
13A、13B、13C、13D、13E、13F、13G、13H、13I、13J、13K、13L第二导电垫
14A、14B、14C、14D、14E、14F、14G、14H、14I、14J、14K、14L第二共用导电垫
15A、15B、15C、15D、15E、15F、15G、15H、15I、15J、15K、15L第三导电垫
20、21、22、23、24、25记忆体元件
100、200记忆体测试阵列
110第一记忆体阵列
121第一端
122第二端
130第二记忆体阵列
141第一端
142第二端
150第三记忆体阵列
210、212、220、230、232、240、252导线
800、800P记忆体单元件子阵列
900、900P记忆体多元件子阵列
A11、A12、A21、A22、Ax1、A1y、A2y、Axy记忆体测试阵列
BL、BL1～BL10位元线
BL’、BL1’～BL10’位元线
Cp1、Cp2、Cp4记忆体产品晶片
Cp3测试晶片
PCM、PCM1～10相变化记忆体元件
S1、S2切割道
MOS、MOS1～6、MOS6’、MOS7～11晶体管
WL1～6、WL6’、WL7～11字线
具体实施方式
以下将以附图揭露本揭示内容的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本揭示内容。也就是说，在本揭示内容部分实施方式中，这些实务上的细节是非必要的。并且为求清楚说明，元件的大小或厚度可能夸大显示，并未依照原尺寸作图。此外，为简化图示起见，一些已知惯用的结构与元件在图示中将以简单示意的方式绘示。
在本文中使用空间相对用语，例如“下方”、“之下”、“上方”、“之上”等，这是为了便于叙述一元件或特征与另一元件或特征之间的相对关系，如图中所绘示。这些空间上的相对用语的真实意义包含其他的方位。例如，当图示上下翻转180度时，一元件与另一元件之间的关系，可能从“下方”、“之下”变成“上方”、“之上”。此外，本文中所使用的空间上的相对叙述也应作同样的解释。
本揭示内容揭示了一种记忆体测试阵列以及用于记忆体测试阵列的一种记忆体元件阵列。相较于已知的记忆体单元件阵列(Single device array)，本揭示内容揭示的记忆体元件阵列具有多个不同设计特征的记忆体元件，也可称为记忆体多元件阵列(Multidevice array)。举例来说，每个记忆体元件的晶体管可以各具有不同的栅极长度或者不同的栅极宽度。又例如，记忆体元件的其中一些包含相变化记忆体元件(Phase ChangeMemory；PCM)，或者记忆体元件的其中一些未包含相变化记忆体元件。再例如，记忆体元件的其中一些可为一晶体管一电阻(1T1R)架构，或者记忆体元件的其中一些可为二晶体管一电阻(2T1R)架构。因为记忆体多元件阵列包含多个不同设计特征的记忆体元件，所以在测试记忆体多元件阵列时，相较于测试记忆体单元件阵列，可以取得更多的记忆体元件数据。
在本文中将以金属氧化物半导体场效应晶体管(Metal Oxide SemiconductorField Effect Transistor；MOSFET)作为示例性说明，但本揭示内容的实施例不限用于MOSFET，亦可为用于记忆体元件阵列的其他种晶体管。
图2A绘示记忆体单元件阵列10，以及图2B展示图2A的记忆体单元件阵列的设计特征。记忆体单元件阵列10包含10个记忆体元件子阵列800。为简化说明，图2A仅示出两个记忆体元件子阵列800。10个记忆体元件子阵列800分别包括位元线BL1～BL10。为简化说明，图2A仅示出位元线BL1及BL10。以含有位元线BL1的记忆体元件子阵列800为例进一步说明记忆体元件子阵列800的结构。位元线BL1与10条字线WL1～WL10交错且电性绝缘，10个晶体管MOS1～MOS10各包含源/漏极及栅极，各晶体管的源/漏极电性连接位元线的其中一者，各晶体管的栅极电性连接字线的其中一者。一个记忆体元件20的等效电路是由单一位元线、单一字线及单一晶体管所构成。因此，记忆体元件子阵列800包括10个记忆体元件20。本揭示内容不限于此，在其他实施例中，可任意调整位元线、字线及晶体管的数量。
继续参照图2A，每个记忆体元件20各包含一个晶体管，且这些晶体管各具有相同的设计特征。详细地说，这些晶体管皆具有相同的栅极宽度及/或相同的栅极长度。如图2B所示，晶体管MOS1至MOS10的栅极长度为约0.26um，栅极宽度为约0.1um。
图3A是绘示另一种记忆体单元件阵列10A，以及图3B展示图3A的记忆体单元件阵列的设计特征。图3A的记忆体单元件阵列10A与图2A记忆体单元件阵列10的差异在于，各位元线BL1’～BL10’进一步包含一个相变化记忆体元件(Phase Change Memory；PCM)。换句话说，记忆体单元件阵列10A还包含10个相变化记忆体元件PCM1～PCM10，为简化说明，图3A仅示出PCM1及PCM10。以含有位元线BL1’的记忆体元件子阵列800P为例进一步说明记忆体元件子阵列800P的结构。相较于第2A的记忆体元件子阵列800，记忆体元件子阵列800P的位元线BL1’还包含一个相变化记忆体元件PCM1。一个记忆体元件21的等效电路是由单一位元线、单一字线、单一晶体管及单一相变化记忆体元件所构成。但本揭示内容不限于此，在其他实施例中，可任意调整位元线、字线、晶体管及PCM的数量。
在一些实施例中，相变化记忆体元件PCM1～PCM10各包含加热器及相变化材料层(未绘示)，相变化材料层位于加热器上方，且具有与加热器接触的截面。经由加热可以改变相变化材料层的状态，成为晶体(Crystalline)或非晶体(Amorphous)。这些不同状态具有相应的电阻值。相变化记忆体元件等效于电阻。在一些实施例中，相变化材料层包含GeSbTe(GST)，或者也可以使用其他类型的相变化材料。
继续参照图3A，每个记忆体元件21的等效电路包含一相变化记忆体元件以及一晶体管，并且相变化记忆体元件PCM1至PCM10各具有相同设计特征，以及晶体管MOS1至MOS10各具有相同设计特征。如图3B所示，相变化记忆体元件PCM1至PCM10的加热器与相变化材料层的截面的面积为约0.17x0.25um2以及相变化材料层厚度为约0.1um。
针对图2A的记忆体单元件阵列10及图3A的记忆体单元件阵列10A进行测试时，只能各获得具有单一设计的记忆体元件的测试数据。如图2A所示，记忆体单元件阵列10的各记忆体元件20的等效电路仅包含一晶体管，故记忆体单元件阵列10为1T架构。如图3A所示，记忆体单元件阵列10A的各记忆体元件21的等效电路包含一晶体管及一电阻，故记忆体单元件阵列10A为1T1R架构。
为了在测试阶段取得更多记忆体元件的数据，可以变化晶体管(MOS)、相变化记忆体元件(PCM)、1T架构及1T1R架构的结构设计。包含多个设计特征的记忆体元件阵列称为记忆体多元件阵列，将在下文详述之。
图4A是绘示根据本揭示内容的一实施例的记忆体多元件阵列的示意图，以及图4B展示图4A的记忆体多元件阵列的设计特征。记忆体多元件阵列10’包含10个记忆体元件子阵列900。为简化说明，图4A仅示出两个记忆体元件子阵列900。10个记忆体元件子阵列900分别包括位元线BL1～BL10。为简化说明，图4A仅示出位元线BL1及BL10。以含有位元线BL1的记忆体元件子阵列900为例进一步说明记忆体元件子阵列900的结构。位元线BL1与12条字线WL1～WL11交错且电性绝缘，12个晶体管MOS1～MOS11各包含源/漏极及栅极，各晶体管的源/漏极电性连接位元线的其中一者，各晶体管的栅极电性连接字线的其中一者。一个记忆体元件22的等效电路是由单一位元线、单一字线及单一晶体管所构成，而一个记忆体元件23的等效电路是由单一位元线、二个字线、连接二个字线的一个导线及二个晶体管所构成。因此，记忆体元件子阵列900包括10个记忆体元件22及1个记忆体元件23。本揭示内容不限于此，在其他实施例中，可任意调整位元线、字线及晶体管的数量。
继续参照图4A及图4B，每个记忆体元件22的等效电路各包含晶体管，且各具有不同的栅极宽度。如图4B所示，晶体管MOS1的栅极长度为约0.26um，且栅极宽度为约0.1um，晶体管MOS2的栅极长度为约0.24um，且栅极宽度为约0.1um。晶体管MOS1至MOS5各具有相同栅极长度为约0.1um，栅极宽度在约0.26um至约0.32um之间变化。相较于图2B的单元件设计，图4B的多元件设计可于测试图4A的记忆体多元件阵列10’时，获得具有不同栅极宽度的记忆体元件数据。
继续参照图4A及图4B，记忆体元件22的晶体管的栅极的至少二者具有不同的长度。如图4B所示，晶体管MOS7至MOS11的栅极宽度为约0.26um，栅极长度在约0.06um至约0.12um之间变化。通过如图4B的多元件设计，相较于图2B的单元件设计，可于测试图4A的记忆体多元件阵列10’时，获得具有不同栅极长度的记忆体元件数据。
继续参照图4A，记忆体多元件阵列10’的记忆体元件结构22的等效电路包含一晶体管(1T)，记忆体元件结构23包含二晶体管(2T)，字线WL6及字线WL6’通过导线AA电性连接，因此，可于测试记忆体多元件阵列10’时，获得具有1T以及2T的记忆体元件数据。但本揭示内容不限于此，导线AA可电性连接记忆体元件子阵列900的多个字线WL的任意二者。在其他实施例中，导线AA电性连接WL6及WL7、电性连接WL6及WL8或者电性连接WL6及WL9。
承上所述，针对图4A及图4B所示的记忆体多元件阵列10’进行测试时，可以获到具有不同设计特征的记忆体元件的测试数据。例如，测试探针电性连接WL1至WL5以及连接BL1时，可以获得不同栅极宽度的数据(1T架构)。测试探针电性连接WL7至WL11以及连接BL1时，可以获得不同栅极长度的数据(1T架构)。测试探针电性连接WL1、WL6、WL6’以及连接BL1时，可以获得在相同栅极长度下2T及1T架构的数据。
图5A是绘示根据本揭示内容的一实施例的记忆体多元件阵列的示意图，以及图5B展示图5A的记忆体多元件阵列的设计特征。图5A的记忆体单元件阵列10A’与图4A记忆体单元件阵列10’的差异在于，各位元线BL1’～BL10’进一步各包含一个相变化记忆体元件PCM1～PCM10。换句话说，记忆体单元件阵列10A’进一步包含10个相变化记忆体元件PCM1至PCM10，为了简化说明，图5A仅示出PCM1及PCM10。详细地说，相较于图4A的记忆体元件22，图5A的记忆体元件24的等效电路进一步各包含相变化记忆体元件，由此，记忆体元件24构成1T1R的架构。类似图4A，导线AA电性连接于字线WL6及字线WL6’，使得记忆体元件25的等效电路包含二个晶体管，而构成2T1R的架构。通过此设计，可于测试图5A的记忆体多元件阵列10A’时，获得具有1T1R架构(记忆体元件24)以及2T1R架构(记忆体元件25)的记忆体元件数据。
继续参照图5A，相变化记忆体元件PCM1至PCM10亦可具有不同的设计特征。在一些实施例中，相变化记忆体元件PCM1～PCM10各包含加热器及相变化材料层(未绘示)，相变化材料层位于加热器上方，且具有与加热器接触的截面，截面的面积的至少二者具有不同大小。在一些实施例中，相变化材料层的至少二者具有不同的厚度。在一些实施例中，相变化材料层包含GeSbTe(GST)，或者也可以使用其他类型的相变化材料。如图5B所示，PCM1至PCM10的各相变化材料层的厚度在约0.1至约0.19um变化。PCM1至PCM5的各加热器与各相变化材料层的截面的面积在约0.17x0.15um2至约0.17x0.40um2变化。PCM6至PCM10的各加热器与各相变化材料层的截面的面积在约0.18x0.35um2至约0.22x0.35um2变化。
继续参照图5B，类似于图4B，图5A所示的记忆体多元件阵列10A’可包含不同晶体管的设计。由此，图5A所示的记忆体多元件阵列10A’可包含不同的1T1R架构。
承上所述，针对图5A及图5B所示的记忆体多元件阵列10A’进行测试时，可以获到具有不同设计特征的记忆体元件的测试数据。例如，测试探针电性连接WL1至WL5以及连接BL1’时，可以获得1T1R架构包含不同栅极宽度的数据。测试探针电性连接WL7至WL11以及连接BL1’时，可以获得1T1R架构包含不同栅极长度的数据。测试探针电性连接WL1、WL6、WL6’以及连接BL1’时，可以获得在相同栅极长度包含2T1R及1T1R架构的数据。
图6A是绘示根据本揭示内容的一实施例的记忆体多元件阵列的示意图，以及图6B展示图6A的记忆体元件的设计特征。如图6A所示，记忆体多元件阵列10B’包含上文图4A所述的多个记忆体元件子阵列900(不含有PCM)及图5A所述的多个记忆体元件子阵列900P(含有PCM)，这些记忆体元件子阵列交错地配置。换句话说，记忆体多元件阵列10B’包括一些未包含PCM的记忆体元件及一些包含PCM的记忆体元件。在图6A所示的记忆体元件子阵列900P中，由左而右，记忆体元件子阵列900P分别包括位元线BL1’、BL3’、BL5’、BL7’及BL9’。含有该些位元线的记忆体元件子阵列900P的结构请参图5A。在图6A所示的记忆体元件子阵列900中，由左而右，记忆体元件子阵列900分别包括位元线BL2、BL4、BL6、BL8及BL10。含有该些位元线的记忆体元件子阵列900的结构请参图4A。通过上述的配置，如图6A所示的记忆体多元件阵列10’包含不同的晶体管设计、不同的相变化记忆体元件(PCM)设计，并且同时包含1T、2T、1T1R及2T1R的架构。
应理解的是，图2B、3B、4B、5B及6B所展示的晶体管及相变化记忆体元件(PCM)设计特征为示例性的，而非限制性的，晶体管及相变化记忆体元件(PCM)的设计可为各种合适的设计。
承上所述，请参照图4A、图5A及图6A，针对图6A所示的记忆体多元件阵列10B’进行测试时，可获得具有不同设计特征的记忆体元件的测试数据。例如，测试探针电性连接WL1至WL5以及连接BL2时，可以获得1T架构包含不同设计的晶体管的数据。连接WL1至WL5以及连接BL1时，可以获得1T1R架构包含不同设计的晶体管的数据，其中PCM设计为相变化记忆体元件PCM1。连接WL1、BL1以及BL3时，可以获得1T1R架构包含不同设计的PCM的数据，其中这些PCM设计为相变化记忆体元件PCM1、PCM3。连接WL6、WL6’、BL1以及BL3时，可以获得2T1R架构包含不同设计的PCM的数据，其中这些PCM设计为相变化记忆体元件PCM1、PCM3。
应理解的是，这种记忆体多元件阵列的设计概念可以继续变化，并不限于图4A、图5A及图6A所示的记忆体多元件阵列的设计特征。于测试阶段获得的测试数据亦不在此限，可获得任何基于加入记忆体多元件阵列的设计特征，而取得的记忆体元件数据。
综上所述，记忆体多元件阵列包括不同的记忆体元件，从而在测试阶段，可由记忆体多元件阵列获得更多的元件数据。
更进一步地，为了在测试晶片的有限空间中容纳更多记忆体测试阵列，可以使邻近的二个记忆体元件测试阵列共用导电垫，将于下文进一步说明。
图7绘示根据本揭示内容的某些实施方式的记忆体测试阵列100的示意图。请参照图7，记忆体测试阵列100包含第一记忆体阵列110、第二记忆体阵列130以及多个第一共用导电垫12A～12L。第二记忆体阵列130与第一记忆体阵列110相邻。在某些实施方式中，多个第一共用导电垫12A～12L位于第一记忆体阵列110及第二记忆体阵列130之间。
在某些实施方式中，第一记忆体元件阵列110，包含多条第一位元线、多条第一字线、多个第一晶体管。多条第一字线与第一位元线交错且电性绝缘；多个第一晶体管各包含第一源/漏极及第一栅极；各第一晶体管的第一源/漏极电性连接第一位元线中的其中一者；第一栅极电性连接第一字线中的其中一者；第一晶体管的第一栅极的至少二者具有不同的长度，以及第一晶体管的第一栅极的至少二者具有不同的宽度。
在某些实施方式中，第一记忆体元件阵列110的多条第一位元线各包含一相变化记忆体元件。
在某些实施方式中，与第一记忆体元件阵列110相邻的第二记忆体元件阵列130，包含多条第二位元线、多条第二字线以及多个第二晶体管。多条第二字线与第二位元线交错且电性绝缘；多个第二晶体管各包含第二源/漏极及第二栅极；各第二晶体管的第二源/漏极电性连接第二位元线中的其中一者，第二栅极电性连接第二字线中的其中一者；第二晶体管的第二栅极的至少二者具有不同的长度，以及第二晶体管的第二栅极的至少二者具有不同的宽度。
在某些实施方式中，第二记忆体元件阵列130的多条第二位元线各包含一相变化记忆体元件。
在某些实施方式中，多个第一共用导电垫12A～12L各具有第一端121及第二端122；第一端121电性连接于第一位元线且第二端122电性连接于第二位元线，或者第一端121电性连接于第一字线且第二端122电性连接于第二字线。详细来说，在某些实施方式中，第一端121可以耦接于第一记忆体阵列110的第一位元线，第二端122可以耦接于第二记忆体阵列130的第二位元线。在其他实施方式中，第一端121可以耦接于第一记忆体阵列110的第一字线，第二端122可以耦接于第二记忆体阵列130的第二字线。更详细的说，在某些实施方式中，第一共用导电垫12L的第一端121可以通过导线210等电位连接至第一记忆体阵列110中对应的一条第一位元线，且其第二端122可以通过导线220等电位连接至第二记忆体阵列130中对应的一条第二位元线。或者，在其他实施方式中，第一共用导电垫12L的第一端121可以通过导线210等电位连接至第一记忆体阵列110中对应的一条第一字线，且其第二端122可以通过导线220等电位连接至第二记忆体阵列130中对应的一条第二字线。
在一些实施方式中，记忆体阵列110、130可分别独立为本揭示内容所揭露的记忆体多元件阵列10’、10A’或10B’，其中包含不同设计特征的记忆体元件。
请继续参照图7。在某些实施方式中，记忆体测试阵列100还包含多个第一导电垫11A～11L及多个第二导电垫13A～13L。如图7所示，第一导电垫11A～11L中的每一个耦接于第一记忆体阵列110，且第一导电垫11A～11L及第一共用导电垫12A～12L位于第一记忆体阵列110的相对两侧。第二导电垫13A～13L中的每一个耦接于第二记忆体阵列130，且第二导电垫13A～13L及第一共用导电垫12A～12L位于第二记忆体阵列130的相对两侧。在某些实施方式中，第一导电垫11A～11L可以耦接于第一记忆体阵列110中对应的第一字线，第一共用导电垫12A～12L耦接于第一记忆体阵列110中对应的第一位元线及第二记忆体阵列130中对应的第二位元线，且第二导电垫13A～13L耦接于第二记忆体阵列130中对应的第二字线。在其他实施方式中，第一导电垫11A～11L可以耦接于第一记忆体阵列110中对应的第一位元线，第一共用导电垫12A～12L耦接于第一记忆体阵列110中对应的第一字线及第二记忆体阵列130中对应的第二字线，且第二导电垫13A～13L耦接于第二记忆体阵列130中对应的第二位元线。
详细地说，第一记忆体阵列110中的每一条第一位元线可以分别通过导线212等电位连接至第一导电垫11A～11L中对应的一个。例如，第一位元线可以等电位连接至第一导电垫11L。第一记忆体阵列110的每一条第一字线可以分别通过导线210等电位连接至第一共用导电垫12A～12L中对应的一个的第一端121。例如，第一字线等电位连接至第一共用导电垫12L。
类似地，第二记忆体阵列130中的每一条第二位元线可以分别通过导线232等电位连接至第二导电垫13A～13L中对应的一个。例如，第二位元线等电位连接至第二导电垫13L。第二记忆体阵列130的每一条第二字线可以分别通过导线220等电位连接至第一共用导电垫12A～12L中对应的一个的第二端122。例如，第二字线等电位连接至第一共用导电垫12L。也就是说，第一共用导电垫12A～12L可以同时等电位连接第一记忆体阵列110对应的一条第一字线及第二记忆体阵列130对应的一条第二字线。例如，第一共用导电垫12L同时等电位连接第一记忆体阵列110的第一字线及第二记忆体阵列130的第二字线。在某些实施方式中，记忆体测试阵列100还可以包含其他元件。例如，虚拟共用导电垫。
应了解到，图7中绘示的第一导电垫11A～11L、第一共用导电垫12A～12L及第二导电垫13A～13L的数量及大小仅为示例，本揭示内容不限于此。可依第一记忆体阵列110及第二记忆体阵列130中所包含的记忆体单元个数对应设置第一导电垫11A～11L、第一共用导电垫12A～12L及第二导电垫13A～13L。
图8绘示根据本揭示内容的某些实施方式的记忆体测试阵列200的示意图。记忆体测试阵列200与图7所示的记忆体测试阵列100中具有相同元件编号的元件可以相同或相似。因此，以下将不再赘述记忆体测试阵列200中的第一记忆体阵列110、第一共用导电垫12A～12L及第二记忆体阵列130所包含的元件及其连接关系。如图8所示，记忆体测试阵列200还包含第三记忆体阵列150及第二共用导电垫14A～14L。
第三记忆体阵列150与第二记忆体阵列130相邻。第三记忆体阵列150可以与第一记忆体阵列110及第二记忆体阵列130相同或相似。也就是说，在某些实施方式中，第三记忆体阵列150可以为本揭示内容所揭露的记忆体多元件阵列10’、10A’或10B’，其中包含不同设计特征的记忆体元件。
如图8所示，多个第二共用导电垫14A～14L位于第二记忆体阵列130与第三记忆体阵列150之间，且第二共用导电垫14A～14L中的每一个具有第一端141及第二端142。在某些实施方式中，第二共用导电垫14A～14L的第一端141可以耦接于第二记忆体阵列130的第二位元线，第二端142可以耦接于第三记忆体阵列150的第三位元线。在其他实施方式中，第一端141可以耦接于第二记忆体阵列130的第二字线，第二端142可以耦接于第三记忆体阵列150的第三字线。
详细地说，在某些实施方式中，第二共用导电垫14A～14L的第一端141可以分别通过导线230等电位连接至第二记忆体阵列130对应的一条第二位元线，且第二端142可以通过导线240分别等电位连接至第三记忆体阵列150对应的一条第三位元线。或者，在其他实施方式中，第二共用导电垫14A～14L的第一端141可以分别通过导线230等电位连接至第二记忆体阵列130对应的一条第二字线，且其第二端142可以分别通过导线240等电位连接至第三记忆体阵列150对应的一条第三字线。
请继续参照图8。在某些实施方式中，记忆体测试阵列200还包含多个第一导电垫11A～11L及多个第三导电垫15A～15L。第一导电垫11A～11L及第一共用导电垫12A～12L位于第一记忆体阵列110的相对两侧。第三导电垫15A～15L耦接于第三记忆体阵列150，并且第三导电垫15A～15L及第二共用导电垫14A～14L位于第三记忆体阵列150的相对两侧。
在某些实施方式中，每个第一导电垫11A～11L可以通过导线212等电位连接第一记忆体阵列110的一个对应的第一字线。第一共用导电垫12A～12L通过导线210等电位连接第一记忆体阵列110的一个对应的第一位元线，且通过导线220等电位连接第二记忆体阵列130的一个对应的第二位元线。第二共用导电垫14A～14L通过导线230等电位连接第二记忆体阵列130的一个对应的第二字线，且通过导线240等电位连接第三记忆体阵列150的一个对应的第三字线。每个第三导电垫15A～15L通过导线252等电位连接第三记忆体阵列150的一个对应的第三位元线。
在其他实施方式中，每个第一导电垫11A～11L可以通过导线212等电位连接第一记忆体阵列110的一个对应的第一位元线。第一共用导电垫12A～12L通过导线210等电位连接第一记忆体阵列110的一个对应的第一字线，且通过导线220等电位连接第二记忆体阵列130的一个对应的第二字线。第二共用导电垫14A～14L通过导线230等电位连接第二记忆体阵列130的一个对应的第二位元线，且通过导线240等电位连接第三记忆体阵列150的一个对应的第三位元线。每个第三导电垫15A～15L通过导线252等电位连接第三记忆体阵列150的一个对应的第三字线。
值得注意的是，在记忆体测试阵列200中，第二记忆体阵列130的相对两侧为多个第一共用导电垫12A～12L及多个第二共用导电垫14A～14L。也就是说，第二记忆体阵列130中的第二位元线可以通过导线220等电位连接至第一共用导电垫12A～12L中对应的一个，再进一步等电位连接至第一记忆体阵列110的第一位元线。并且，第二记忆体阵列130中的第二字线可以通过导线230等电位连接至第二共用导电垫14A～14L中对应的一个，再进一步等电位连接至第三记忆体阵列150的第三字线。
这种共用导电垫的概念可以继续延伸，并不限于图7及图8所示的记忆体测试阵列100及200。详细的说，可以在相邻的两个记忆体阵列之间设置共用导电垫以将其位元线等电位连接，或者将其字线等电位连接。
如上所述，根据本揭示内容的实施方式，本揭示内容具有记忆体多元件阵列的记忆体测试阵列与现有的记忆体测试阵列相比，可于测试阶段，获得更多的记忆体元件数据。此外，本揭示内容具有共用导电垫的记忆体测试阵列与现有的记忆体测试阵列相比，可以有效节省记忆体测试晶片的面积。本揭示内容的记忆体测试阵列可以同时包含记忆体多元件阵列以及共用导电垫，将具有综上所述的优点。
虽然本揭示内容已以实施方式揭露如上，然其并非用以限定本揭示内容，任何熟悉此技艺者，在不脱离本揭示内容的精神和范围内，当可作各种的更动与润饰，因此本揭示内容的保护范围当视所附的权利要求书所界定的范围为准。

Claims (8)

1.一种记忆体测试阵列，其特征在于，包含：
一第一记忆体元件阵列，包含：
多条第一位元线；
多条第一字线，与该些第一位元线交错且电性绝缘；以及
多个第一晶体管，各包含一第一源/漏极及一第一栅极，各该第一晶体管的该第一源/漏极电性连接该些第一位元线的其中一者，该第一栅极电性连接该些第一字线的其中一者，
其中，该些第一晶体管的该些第一栅极的至少二者具有不同的长度；一第二记忆体元件阵列，与该第一记忆体元件阵列相邻，包含：
多条第二位元线；
多条第二字线，与该些第二位元线交错且电性绝缘；以及
多个第二晶体管，各包含一第二源/漏极及一第二栅极，各该第二晶体管的该第二源/漏极电性连接该些第二位元线的其中一者，该第二栅极电性连接该些第二字线的其中一者；以及
多个共用导电垫，各该共用导电垫具有一第一端及一第二端，该些第一端电性连接于该些第一位元线且该些第二端电性连接于该些第二位元线，或者该些第一端电性连接于该些第一字线且该些第二端电性连接于该些第二字线。
2.根据权利要求1所述的记忆体测试阵列，其特征在于，该些第二位元线的至少二者分别还包含一相变化记忆体元件。
3.根据权利要求1所述的记忆体测试阵列，其特征在于，该些第二晶体管的该些第二栅极的至少二者具有不同的长度。
4.根据权利要求2所述的记忆体测试阵列，其特征在于，该些相变化记忆体元件各包含一加热器及一相变化材料层，该相变化材料层位于该加热器上方，且具有与该加热器接触的一截面，该些截面的面积的至少二者具有不同大小。
5.根据权利要求4所述的记忆体测试阵列，其特征在于，该些相变化材料层的至少二者具有不同的厚度。
6.根据权利要求1所述的记忆体测试阵列，其特征在于，还包含：
一导线，该导线电性连接该些第二字线的二者。
7.根据权利要求1所述的记忆体测试阵列，其特征在于，该些第一晶体管的该些第一栅极的至少二者具有不同的宽度。
8.根据权利要求1或3所述的记忆体测试阵列，其特征在于，该些第二晶体管的该些第二栅极的至少二者具有不同的宽度。
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