CN111509034A - 一种具有相同栅源掺杂的场效应晶体管、元胞结构及制备方法 - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 37
- 238000002360 preparation method Methods 0.000 title claims abstract description 6
- 238000002347 injection Methods 0.000 claims abstract description 41
- 239000007924 injection Substances 0.000 claims abstract description 41
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000000725 suspension Substances 0.000 claims abstract description 22
- 239000000463 material Substances 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 41
- 239000007943 implant Substances 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 19
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 238000001259 photo etching Methods 0.000 claims description 10
- 230000000670 limiting effect Effects 0.000 claims description 7
- 238000001459 lithography Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 210000004027 cell Anatomy 0.000 abstract description 37
- 210000003850 cellular structure Anatomy 0.000 abstract description 2
- 108091006146 Channels Proteins 0.000 description 19
- 238000002513 implantation Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000035800 maturation Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
- H01L29/8083—Vertical transistors
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
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- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明公开了一种具有相同栅源掺杂的场效应晶体管、元胞结构及制备方法。其中具有相同栅源掺杂的场效应晶体管元胞结构，包括：碳化硅衬底，该碳化硅衬底材料的掺杂类型为第一导电类型；在碳化硅衬底的正面和背面分别设有第一导电类型半导体外延层和第一电极；在第一导电类型半导体外延层上依次设置有第二导电类型悬浮区、第一导电类型栅极注入区、第一导电类型源极注入区，栅极注入区上设置有栅极，源极注入区上设置有源极，栅极注入区和源极注入区之间设置有极间介质，所述极间介质用于对栅极和源极进行隔离。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种具有相同栅源掺杂的场效应晶体管、元胞结构及制备方法。
背景技术
随着材料技术的发展与成熟，SiC材料的宽禁带特性使其具有更高的温度特性和耐压特性，可以突破Si基器件的限制。由于SiC/SiO2界面的性能和可靠性仍需要进一步的提高，SiC结型场效应晶体管(Junction Field Effect Transistor，JFET)器件结构受到了广泛的关注。SiC JFET除了避免SiC/SiO2界面缺陷带来的问题，更容易减小元胞尺寸带来更低的导通电阻。由于SiO2在高温下会激发更多的界面态，因此SiC JFET器件可以最大限度的发掘SiC材料在高温高压特性。
传统的SiC JFET通过PN结控制，载流子从器件的源极流出后，经过一个狭长的沟道区域，流入器件漂移区，并最终被器件漏极收集。器件沟道由位于栅极和源极间的两个PN结控制，从而控制器件的关断和开启。但传统JFET的P型栅极在器件应用层面带来了很多不利影响：首先，在器件导通时，为了避免PN结开通，器件栅极偏压Vgs不能超过PN结正向开启电压VF0(以碳化硅为例，VF0＝2.6V,即Vgs<VF0)；同时，若器件为常开型，在栅级零偏压导通时，P型栅极与N型沟道之间形成的内建电势(下称“栅极内建电势”)使沟道有一定程度的耗尽，导致沟道电阻较高；在器件处于大电流(临近饱和区)工作时，栅极内建电势导致沟道过早进入夹断状态，导致电流过早饱和，并使得该工作时的导通损耗过高。
发明内容
鉴于以上存在的技术问题，本发明用于提供一种具有相同栅源掺杂的场效应晶体管、元胞结构及制备方法。
为解决上述技术问题，本发明采用如下的技术方案：
本发明第一方面提供一种具有相同栅源掺杂的场效应晶体管元胞结构，包括：
碳化硅衬底，该碳化硅衬底材料的掺杂类型为第一导电类型，
在碳化硅衬底的正面和背面分别设有第一导电类型半导体外延层和第一电极；
在第一导电类型半导体外延层上依次设置有第二导电类型悬浮区、第一导电类型栅极注入区、第一导电类型源极注入区，栅极注入区上设置有栅极，源极注入区上设置有源极，栅极注入区和源极注入区之间设置有极间介质，所述极间介质用于对栅极和源极进行隔离。
优选地，所述第一导电类型半导体外延层002厚度为5～250um，掺杂浓度为1×1014cm-3-5×1018cm-3。
优选地，元胞一侧的栅极注入区与栅极连接，元胞另一侧的栅极注入区和源极注入区共同连到源极。
优选地，第一导电类型和第二导电类型的掺杂为1×1014cm-3-2×1021cm-3的均匀或非均匀掺杂。
优选地，所述第一导电类型为N型，所述第二导电类型为P型。
优选地，所述第一导电类型为P型，所述第二导电类型为N型。
本发明第二方面提供一种具有相同栅源掺杂的场效应晶体管，包括若干如上所述的元胞结构以及场限环终端结，且在制作结终端时，刻蚀注入结终端与元胞结构的第二导电类型悬浮区同时使用同一块光刻掩膜版刻蚀注入。
本发明第三方面提供一种具有相同栅源掺杂的场效应晶体管，包括若干如上所述的元胞结构以及结终端扩展和加场限环结终端，且在制作结终端时，刻蚀注入结终端与元胞结构的第二导电类型悬浮区同时使用同一块光刻掩膜版刻蚀注入。
本发明第四方面提供一种具有相同栅源掺杂的场效应晶体管元胞结构的制备方法，包括以下步骤：
(a)采用碳化硅衬底，该衬底材料的掺杂类型为第一导电类型，在碳化硅衬底的正面设有第一导电类型半导体外延层，用光刻板光刻掩膜材料，遮蔽部分表面，用刻蚀工艺出碳化硅台面，刻蚀深度在0.5到5um；
(b)使用同一光刻掩膜材料进行悬浮区的离子注入，具体工艺包括：采用至少一次倾斜注入和垂直注入Al离子形成第二导电类型悬浮区，使得沟槽底部和侧壁均匀注入；
(c)剥离掩蔽层，进行垂直N注入，形成第一导电类型的栅极注入区和源极注入区；
(d)在槽的侧壁生长介质层作为电极隔离介质，对栅极和源极进行隔离；
(e)沉积金属并通过退火分别在第一导电类型的栅极注入区、源极注入区和衬底表面作为欧姆接触，合金包含硅化物或者碳化物中的至少一种
优选地，步骤进一步包括：增加至少一次倾斜注入，形成沟道注入区。
优选地，所述第一导电类型为N型，所述第二导电类型为P型。
优选地，所述第一导电类型为P型，所述第二导电类型为N型。
本发明第五方面提供一种具有相同栅源掺杂的场效应晶体管的制备方法，所述场效应晶体管包括若干元胞结构以及场限环终端结，其中元胞结构采用如上任一所述的制备方法，且在制作结终端时，刻蚀注入结终端与元胞结构的第二导电类型悬浮区同时使用同一块光刻掩膜版刻蚀注入。
本发明第六方面提供一种具有相同栅源掺杂的场效应晶体管的制备方法，所述场效应晶体管包括若干元胞结构以及结终端扩展和加场限环结终端，其中元胞结构采用如上任一所述的制备方法，且在制作结终端时，刻蚀注入结终端与元胞结构的第二导电类型悬浮区同时使用同一块光刻掩膜版刻蚀注入。
采用本发明具有如下的有益效果：
(1)在传统JFET的基础上引入具有第一导电类型的栅极和包围该栅极的第二导电类型悬浮区来控制器件沟道，可以增加器件栅极的正向偏压，使得Vgs可以偏置在大于pn结正向开启电压的位置。
(2)当Vgs＝0V时，由于沟道处的PN结不存在内建电势引入的反偏，器件导通电阻更低。
(3)在大电流导通情况下，器件进入饱和状态可以导通更大的电流。
(4)一个栅极连到源极，使得结构可以减小Cgd，从而减小开关损耗。
附图说明
图1为方法实施例一中碳化硅衬底的正面设有第一导电类型半导体外延层的结构示意图；
图2为方法实施例一中用刻蚀工艺出碳化硅台面的结构示意图；
图3为方法实施例一中形成第二导电类型悬浮区的结构示意图；
图4为方法实施例一中形成栅极注入区和源极注入区的结构示意图；
图5为方法实施例一中形成电极隔离介质的结构示意图；
图6为方法实施例一中形成栅极和源极的结构示意图；
图7为方法实施例二中形成沟道注入区的结构示意图；
图8为方法实施例三中一个栅极连到源极的结构示意图；
图9为方法实施例四中刻蚀注入结终端与元胞结构的有源区同时刻蚀注入的结构示意图；
图10为方法实施例五中刻蚀注入结终端与元胞结构的有源区同时刻蚀注入的结构示意图。
图11为当器件关断时沟道注入区和第二导电类型悬浮区之间的空间电荷区闭合的结构示意图；
图12为当器件导通时空间电荷区分开的结构示意图；
图13为与传统的JFET器件相比提高了栅极可加的电压的对比示意图；
图14为与传统的JFET器件相比提高了和饱和电流的对比示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
方法实施例1
本发明实施例公开了一种具有相同栅源掺杂的场效应晶体管元胞结构的制备方法，包括以下步骤：
(a)参见图1与图2，采用碳化硅衬底001，该衬底材料的掺杂类型为第一导电类型，在碳化硅衬底001的正面设有第一导电类型半导体外延层002，用光刻板光刻掩膜材料，遮蔽部分表面，用ICP(Inductively Coupled Plasma，感应耦合等离子体)刻蚀出碳化硅台面，刻蚀深度在0.5到5um，也可以采用其他刻蚀工艺。
(b)参见图3，使用同一光刻掩膜材料进行悬浮区的离子注入，具体工艺包括：采用至少一次倾斜注入和垂直注入Al离子形成第二导电类型悬浮区005，使得沟槽底部和侧壁均匀注入。
(c)参见图4，剥离掩蔽层，进行垂直N注入，形成第一导电类型的栅极注入区006和源极注入区007之后与金属形成良好的欧姆接触；
(d)参见图5，在槽的侧壁生长介质层作为电极隔离介质010，对栅极注入区006和源极注入区007进行隔离；
(e)参见图6，沉积金属并通过退火分别在栅极、源极和漏极的第一导电类型表面形成硅化物作为欧姆接触，即形成栅极、源极和漏极。
本领域技术人员可以理解的是，在一些具体应用实例中，第一导电类型为N型，第二导电类型为P型。在其他一些应用实例中，第一导电类型为P型，第二导电类型为N型。
在优选的应用实例中，第一导电类型和第二导电类型的掺杂为1×1014cm-3-2×1021cm-3的均匀或非均匀掺杂。
其中，优选的应用实例中，第一导电类型半导体外延层002厚度为5～250um，掺杂浓度为1×1014cm-3-5×1018cm-3。
方法实施例2
在方法实施例1的基础上，进一步参见图7，在步骤(b)的基础上，增加了至少一次倾斜注入形成的沟道注入区004，此次注入能量会比使用同一光刻掩膜材料进行悬浮区的离子注入中的注入能量大注入深度深，从而会改变外延层的掺杂浓度，注入能量不是停留在沟槽表面，而是达到沟道，可以增加沟道的注入浓度从而进一步减小导通电阻Rdson。
方法实施例3
在方法实施例1和方法实施例2的基础上，参见图8，进一步包括步骤(f)，元胞一侧的栅极注入区006与栅极008连接，元胞另一侧的栅极注入区006和源极注入区007共同连到源极009，使得结构可以减小Cgd，从而减小开关损耗。
方法实施例4
参见图9，本发明实施例还提供了一种具有相同栅源掺杂的场效应晶体管的制备方法，所述场效应晶体管包括若干元胞结构以及场限环终端结，其中采用方法实施例1至3中的一种进行制备，且在制作结终端时，刻蚀注入结终端与元胞结构的第二导电类型悬浮区同时使用同一块光刻掩膜版刻蚀注入。
方法实施例5
参见图10，本发明实施例还提供了一种具有相同栅源掺杂的场效应晶体管的制备方法，场效应晶体管包括若干元胞结构以及结终端扩展和加场限环结终端，其中元胞结构采用方法实施例1至3中的一种进行制备，且在制作结终端时，刻蚀注入结终端与元胞结构的第二导电类型悬浮区同时使用同一块光刻掩膜版刻蚀注入。
通过以上方法，可制备出具有相同栅源掺杂的场效应晶体管的元胞结构以及具有相同栅源掺杂的场效应晶体管，以下通过结构实施例进行具体的描述。
结构实施例1
通过方法实施例1制备的一种具有相同栅源掺杂的场效应晶体管元胞结构，参见图6，包括：
碳化硅衬底001，该碳化硅衬底材料的掺杂类型为第一导电类型，
在碳化硅衬底001的正面和背面分别设有第一导电类型半导体外延层002和第一电极003(即图示中的漏极)；
在第一导电类型半导体外延层002上依次设置有第二导电类型悬浮区005、第一导电类型栅极注入区006、第一导电类型源极注入区007，栅极注入区006上设置有栅极008，源极注入区上设置有源极009，栅极注入区006和源极注入区007之间设置有极间介质010，极间介质010用于对栅极008和源极009进行隔离。
其中，优选的应用实例中，第一导电类型半导体外延层002厚度为5～250um，掺杂浓度为1×1014cm-3-5×1018cm-3。
本发明实施例在传统JFET的基础上引入具有第一导电类型的栅极和包围该栅极的第二导电类型悬浮区来控制器件沟道。可以增加器件栅极的正向偏压，使得Vgs可以偏置在大于pn结正向开启电压的位置(以碳化硅为例，可以VGS＝20V)。同时，当Vgs＝0V时，由于沟道处的PN结不存在内建电势引入的反偏，器件导通电阻更低。在大电流导通情况下，器件进入饱和状态可以导通更大的电流。即相较于传统的JFET器件，本发明提高了栅极可加的电压和饱和电流，如图13和图14所示。
在优选的应用实例中，第一导电类型和第二导电类型的掺杂为1×1014cm-3-2×1021cm-3的均匀或非均匀掺杂。
结构实施例2
通过方法实施例2制备的一种具有相同栅源掺杂的场效应晶体管元胞结构，参见图7，在结构实施例1的基础上，通过在外延层上增加至少一次倾斜注入形成沟道注入区004。
通过调节沟道注入区004和第二导电类型悬浮区005的掺杂浓度，可以调节该JFET器件的阈值电压。参见图11，当器件关断时，沟道注入区004和第二导电类型悬浮区005之间的空间电荷区闭合；参见图12，当器件导通时，空间电荷区分开。
结构实施例3
参见图8，在实施例1和实施例2的基础上，其中一个栅极连到源极，使得结构可以减小Cgd，从而减小开关损耗。
结构实施例4
在结构实施例1和结构实施例2的基础上，参见图8，元胞一侧的栅极注入区006与栅极008连接，元胞另一侧的栅极注入区006和源极注入区007共同连到源极009，使得结构可以减小Cgd，从而减小开关损耗。
结构实施例5
参见图9，本发明实施例提供的一种具有相同栅源掺杂的场效应晶体管，包括若干如结构实施例1至4任一的元胞结构以及场限环终端结，且在制作结终端时，刻蚀注入结终端与元胞结构的第二导电类型悬浮区同时使用同一块光刻掩膜版刻蚀注入。
结构实施例6
参见图10，一种具有相同栅源掺杂的场效应晶体管，其特征在于，包括若干如结构实施例1至4任一的元胞结构以及结终端扩展和加场限环结终端，且在制作结终端时，刻蚀注入结终端与元胞结构的第二导电类型悬浮区同时使用同一块光刻掩膜版刻蚀注入。
应当理解，本文所述的示例性实施例是说明性的而非限制性的。尽管结合附图描述了本发明的一个或多个实施例，本领域普通技术人员应当理解，在不脱离通过所附权利要求所限定的本发明的精神和范围的情况下，可以做出各种形式和细节的改变。
Claims (14)
1.一种具有相同栅源掺杂的场效应晶体管元胞结构，其特征在于，包括：
碳化硅衬底(001)，该碳化硅衬底材料的掺杂类型为第一导电类型，
在碳化硅衬底(001)的正面和背面分别设有第一导电类型半导体外延层(002)和第一电极(003)；
在第一导电类型半导体外延层(002)上依次设置有第二导电类型悬浮区(005)、第一导电类型栅极注入区(006)、第一导电类型源极注入区(007)，栅极注入区(006)上设置有栅极(008)，源极注入区上设置有源极(009)，栅极注入区(006)和源极注入区(007)之间设置有极间介质(010)，所述极间介质(010)用于对栅极(008)和源极(009)进行隔离。
2.如权利要求1所述的具有相同栅源掺杂的场效应晶体管元胞结构，其特征在于，所述第一导电类型半导体外延层(002)厚度为5～250um，掺杂浓度为1×1014cm-3-5×1018cm-3。
3.如权利要求1所述的具有相同栅源掺杂的场效应晶体管元胞结构，其特征在于，元胞一侧的栅极注入区(006)与栅极(008)连接，元胞另一侧的栅极注入区(006)和源极注入区(007)共同连到源极(009)。
4.如权利要求1所述的具有相同栅源掺杂的场效应晶体管元胞结构，其特征在于，第一导电类型和第二导电类型的掺杂为1×1014cm-3-2×1021cm-3的均匀或非均匀掺杂。
5.如权利要求1所述的具有相同栅源掺杂的场效应晶体管元胞结构，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
6.如权利要求1所述的具有相同栅源掺杂的场效应晶体管元胞结构，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。
7.一种具有相同栅源掺杂的场效应晶体管，其特征在于，包括若干如权利要求1至6任一所述的元胞结构以及场限环结终端，且在制作结终端时，刻蚀注入结终端与元胞结构的第二导电类型悬浮区同时使用同一块光刻掩膜版刻蚀注入。
8.一种具有相同栅源掺杂的场效应晶体管，其特征在于，包括若干如权利要求1至6任一所述的元胞结构以及结终端扩展和加场限环结终端，且在制作结终端时，刻蚀注入结终端与元胞结构的第二导电类型悬浮区同时使用同一块光刻掩膜版刻蚀注入。
9.一种具有相同栅源掺杂的场效应晶体管元胞结构的制备方法，其特征在于，包括以下步骤：
(a)采用碳化硅衬底(001)，该衬底材料的掺杂类型为第一导电类型，在碳化硅衬底(001)的正面设有第一导电类型半导体外延层(002)，用光刻板光刻掩膜材料，遮蔽部分表面，用刻蚀工艺出碳化硅台面，刻蚀深度在0.5到5um；
(b)使用同一光刻掩膜材料进行悬浮区的离子注入，具体工艺包括：采用至少一次倾斜注入和垂直注入Al离子形成第二导电类型悬浮区(005)，使得沟槽底部和侧壁均匀注入；
(c)剥离掩蔽层，进行垂直N注入，形成第一导电类型的栅极注入区(006)和源极注入区(007)；
(d)在槽的侧壁生长介质层作为电极隔离介质(010)，对栅极和源极进行隔离；
(e)沉积金属并通过退火分别在第一导电类型的栅极注入区(006)、源极注入区(007)和衬底(001)表面形成合金作为欧姆接触，合金包含硅化物或者碳化物中的至少一种。
10.如权利要求9所述的具有相同栅源掺杂的场效应晶体管元胞结构的制备方法，其特征在于，步骤(b)进一步包括：增加至少一次倾斜注入，形成具有第一导电类型的沟道注入区(004)。
11.如权利要求9或10所述的具有相同栅源掺杂的场效应晶体管元胞结构的制备方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
12.如权利要求9或10所述的具有相同栅源掺杂的场效应晶体管元胞结构的制备方法，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。
13.一种具有相同栅源掺杂的场效应晶体管的制备方法，其特征在于，所述场效应晶体管包括若干元胞结构以及场限环终端结，其中元胞结构采用权利要求9至12任一所述的制备方法，且在制作结终端时，刻蚀注入结终端与元胞结构的第二导电类型悬浮区同时使用同一块光刻掩膜版刻蚀注入。
14.一种具有相同栅源掺杂的场效应晶体管的制备方法，其特征在于，所述场效应晶体管包括若干元胞结构以及结终端扩展和加场限环结终端，其中元胞结构采用权利要求9至12任一所述的制备方法，且在制作结终端时，刻蚀注入结终端与元胞结构的第二导电类型悬浮区同时使用同一块光刻掩膜版刻蚀注入。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010313779.8A CN111509034A (zh) | 2020-04-20 | 2020-04-20 | 一种具有相同栅源掺杂的场效应晶体管、元胞结构及制备方法 |
| PCT/CN2020/124344 WO2021212793A1 (zh) | 2020-04-20 | 2020-10-28 | 一种具有相同栅源掺杂的场效应晶体管、元胞结构及制备方法 |
| EP20931964.9A EP4141960A4 (en) | 2020-04-20 | 2020-10-28 | FIELD EFFECT TRANSISTOR WITH THE SAME GATE AND SOURCE DOPING, CELL STRUCTURE AND MANUFACTURING PROCESS |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010313779.8A CN111509034A (zh) | 2020-04-20 | 2020-04-20 | 一种具有相同栅源掺杂的场效应晶体管、元胞结构及制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111509034A true CN111509034A (zh) | 2020-08-07 |
Family
ID=71869433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010313779.8A Pending CN111509034A (zh) | 2020-04-20 | 2020-04-20 | 一种具有相同栅源掺杂的场效应晶体管、元胞结构及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111509034A (zh) |
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