CN111488311A - 高集成度的时钟SoC芯片 - Google Patents

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Abstract

本发明提供了一种高集成度的时钟SoC芯片，它解决了时钟SoC芯片集成度较低等问题，其包括时钟单元，时钟单元的输入端与SVC静止动态无功补偿器连接，时钟单元的输出端与时钟信号输出连接，时钟单元连接有外部晶振输入，时钟单元通过内部总线与DSP数字信号处理器连接，内部总线上接有LocalBus并行总线、SPI接口单元、UART串口单元、nPPS授时协议单元和PTP协议处理单元，DSP数字信号处理器接有GPIO接口单元和JTAG接口单元，DSP数字信号处理器内设有存储器。本发明具有集成度高、计时精确等优点。

Description

高集成度的时钟SoC芯片
技术领域
本发明属于集成电路芯片技术领域，具体涉及一种高集成度的时钟SoC芯片。
背景技术
SoC芯片是一种集成电路的芯片，其定义多种多样,由于其内涵丰富、应用范围广,很难给出准确定义。一般说来,SoC称为系统级芯片,也有称片上系统,意指它是一个产品,是一个有专用目标的集成电路,其中包含完整系统并有嵌入软件的全部内容。同时它又是一种技术,用以实现从确定系统功能开始,到软/硬件划分,并完成设计的整个过程。
在通信、电力、军工、交通等领域中，对时间同步和相位同步的性能要求又各有不同，比如通信网络3G和4G无线TDD制式要求基站间定时误差小于正负1.5us，而未来的5G网络则要求时间同步性能优于130ns；金融、交通领域也要求时间同步达到亚毫秒精度；军工领域的要求则是达到ns，甚至ps级别的精度，技术人员因此开发出各种时钟芯片。但在实际的运用中，芯片集成度较低，系统体积较大，需要外接处理器协同处理。除此之外，常规的SoC芯片内时钟信号抖动较大，计时质量较低。
为了解决现有技术存在的不足，人们进行了长期的探索，提出了各式各样的解决方案。例如，中国专利文献公开了一种具有高安全特性的高速芯片时钟发生器[201720932378.4]，其包含晶体振荡器、多条键合线以及SOC芯片。晶体振荡器用以提供低频时钟信号；SOC芯片与晶体振荡器采用多芯片封装技术封装到一个封装管壳腔体中，且SOC芯片包含锁相环模块，其通过多条键合线与晶体振荡器连接，且锁相环模块接收晶体振荡器的低频时钟信号；其中，锁相环模块将低频时钟信号倍频至高频时钟信号，并将高频时钟信号提供给SOC芯片作为基本工作时钟。
上述方案在一定程度上解决了时钟信号抖动较大，计时质量较低的问题，但是该方案依然存在着诸多不足，例如芯片集成度低，需外接处理器等问题。
发明内容
本发明的目的是针对上述问题，提供一种设计合理，集成度高，无需外接处理器的高集成度的时钟SoC芯片。
为达到上述目的，本发明采用了下列技术方案：本高集成度的时钟SoC芯片，包括时钟单元，时钟单元的输入端与SVC静止动态无功补偿器连接，时钟单元的输出端与时钟信号输出连接，时钟单元连接有外部晶振输入，时钟单元通过内部总线与DSP数字信号处理器连接，内部总线上接有LocalBus并行总线、SPI接口单元、UART串口单元、nPPS授时协议单元和PTP协议处理单元，DSP数字信号处理器接有GPIO接口单元和JTAG接口单元，DSP数字信号处理器内设有存储器。
在上述的高集成度的时钟SoC芯片中，SVC静止动态无功补偿器包括8路时钟输入，时钟信号输出包括8路时钟输出，SVC静止动态无功补偿器中的任意一路时钟输入作为时钟单元的参考时钟。
在上述的高集成度的时钟SoC芯片中，时钟单元包括2路锁相环，锁相环包括通过模数转换单元组合的模拟锁相环和数字锁相环。
在上述的高集成度的时钟SoC芯片中，模拟锁相环包括逻辑芯片，逻辑芯片与模拟环路滤波器连接，模拟环路滤波器通过时钟保持控制电路与逻辑芯片连接，模拟环路滤波器通过模拟压控振荡器与逻辑芯片反馈连接。
在上述的高集成度的时钟SoC芯片中，数字锁相环包括数字鉴相器，数字鉴相器通过数字环路滤波器与数字压控振荡器连接，数字压控振荡器与数字环路滤波器反馈连接。
在上述的高集成度的时钟SoC芯片中，SPI接口单元具有2路SPI接口单元，UART串口单元具有6路UART串口单元。
在上述的高集成度的时钟SoC芯片中，nPPS授时协议单元具有4组nPPS授时协议单元，PTP协议处理单元具有2组PTP协议处理单元。
在上述的高集成度的时钟SoC芯片中，DSP数字信号处理器包括时戳提取模块、滤波模块、时间同步模块。
在上述的高集成度的时钟SoC芯片中，PTP协议处理单元包括依次连通的PTP1588协议处理引擎、MAC层和PCS层及高速Serdes接口。
在上述的高集成度的时钟SoC芯片中，存储器为静态随机存取存储器。
与现有的技术相比，本发明的优点在于：集成度高，无需外接处理器；模拟锁相环和数字锁相环组成的锁相环，具有较高的计时精度；支持多种授时协议和同步方式。
附图说明
图1是本发明的结构原理图；
图2是本发明的锁相环的结构框图；
图3是本发明的PTP协议处理单元的结构框图；
图4是本发明的GPIO接口单元的结构详图；
图5是本发明的JTAG接口单元的结构详图；
图6是本发明的SVC静止动态无功补偿器的结构示意图；
图7是本发明的SPI接口单元的结构示意图；
图8是本发明的LocalBus并行总线的结构示意图；
图中，时钟单元1、SVC静止动态无功补偿器11、时钟信号输出12、外部晶振输入13、锁相环14、模数转换单元15、模拟锁相环16、逻辑芯片161、模拟环路滤波器162、时钟保持控制电路163、模拟压控振荡器164、数字锁相环17、数字鉴相器171、数字环路滤波器172、数字压控振荡器173、总线2、LocalBus并行总线21、SPI接口单元22、UART串口单元23、nPPS授时协议单元24、PTP协议处理单元25、PTP1588协议处理引擎251、MAC层252、PCS层253、高速Serdes接口254、DSP数字信号处理器3、GPIO接口单元31、JTAG接口单元32、存储器33、时戳提取模块34、滤波模块35、时间同步模块36。
具体实施方式
下面结合附图和具体实施方式对本发明做进一步详细的说明。
如图1-8所示，本高集成度的时钟SoC芯片，包括时钟单元1，时钟单元1的输入端与SVC静止动态无功补偿器11连接，时钟单元1的输出端与时钟信号输出12连接，时钟单元1连接有外部晶振输入13，时钟单元1通过内部总线2与DSP数字信号处理器3连接，内部总线2上接有LocalBus并行总线21、SPI接口单元22、UART串口单元23、nPPS授时协议单元24和PTP协议处理单元25，DSP数字信号处理器3接有GPIO接口单元31和JTAG接口单元32，DSP数字信号处理器3内设有存储器33。
具体地，SVC静止动态无功补偿器11包括8路时钟输入，时钟信号输出12包括8路时钟输出，SVC静止动态无功补偿器11中的任意一路时钟输入作为时钟单元1的参考时钟。8路时钟输入的SVC静止动态无功补偿器11作为参考时钟源进行跟踪，从而配置输出8路时钟输出的时钟信号输出12，每路时钟输出的频率和相位都可调。SVC静止动态无功补偿器11采用TSC+TCR形，由TCR、TSC阀组成，连续地提供为控制动态电压摆动所需的无功功率，在维持一个平稳的电压水平的同时，提高传输容量，降低损耗。
深入地，时钟单元1包括2路锁相环14，锁相环14包括通过模数转换单元15组合的模拟锁相环16和数字锁相环17。通过模数转换单元15连接的模拟锁相环16和数字锁相环17具有较小的信号抖动。SVC静止动态无功补偿器11输入的参考时钟由鉴相鉴频器比较输入参考时钟与压控振荡器产生的时钟在频率和相位上的误差产生一个相应大小的控制电压，控制电压去控制压控振荡器，进而调节压控振荡器的输入时钟信号，最终使输出时钟的频率与相位和输入时钟一样。使用锁相环14不仅能将输出频率锁定在与输入频率一样，还能使输出频率是输入频率的倍数，实现对输入信号的调制。
除此之外，模拟锁相环16包括逻辑芯片161，逻辑芯片161与模拟环路滤波器162连接，模拟环路滤波器162通过时钟保持控制电路163与逻辑芯片161连接，模拟环路滤波器162通过模拟压控振荡器164与逻辑芯片161反馈连接。模拟锁相环16有较短的锁定时间，可以保证参考时钟源和输出时钟的稳态相差。但其中心频点受VCO的限制而范围较小，环路带宽较宽；当参考源出现瞬断或者参考时钟源切换时，VCO输出时钟频率会出现较大的相位瞬变。
同时，数字锁相环17包括数字鉴相器171，数字鉴相器171通过数字环路滤波器172与数字压控振荡器173连接，数字压控振荡器173与数字环路滤波器172反馈连接。输入信号和本振信号分别是正弦信号和余弦信号，在数字鉴相器171内进行比较，数字鉴相器171的输出是一个与两者间的相位差成比例的电压，数字环路滤波器172滤除数字鉴相器171输出中的高频分量，然后把输出电压加到数字压控振荡器173的输出端，数字压控振荡器173的本振信号随着输入电压的变化而变化。如果两者频率不一致，则数字鉴相器171的输出将产生低频变化分量，并通过低通滤波器使数字压控振荡器173的频率发生变化。本振信号的频率和输入信号频率一致时，两者的相位差保持一个恒定值，则数字鉴相器171的输出将是一个恒定直流电压，数字环路滤波器172的输出也是一个直流电压，数字压控振荡器173频率停止变化，数字锁相环17处于锁定状态。
可见地，SPI接口单元22具有2路，UART串口单元23具有6路。UART串口单元23完成常规串口的数据收发，并上报DSP数字信号处理器3完成通信功能，或承载ToD授时协议报文的收发。SPI接口单元22采用4线接口，包括时钟、片选、主机输出\从机输入、主机输入\从机输出，来自主机的片选信号用于选择从机。这通常是一个低电平有效信号，拉高时从机与SPI总线断开连接。当使用多个从机时，主机需要为每个从机提供单独的片选信号。要开始SPI通信，主机发送时钟信号，并通过使能CS信号选择从机。片选通常是低电平有效信号。因此，主机在该信号上发送逻辑以选择从机。SPI是全双工接口，主机和从机可以分别通过MOSI和MISO线路同时发送数据。在SPI通信期间，数据的发送(串行移出到MOSI/SDO总线上)和接收(采样或读入总线(MISO/SDI)上的数据)同时进行。串行时钟沿同步数据的移位和采样。SPI接口单元22允许用户灵活选择时钟的上升沿或下降沿来采样和/或移位数据。
很明显，nPPS授时协议单元24具有4组，PTP协议处理单元25具有2组。nPPS授时协议单元24配置完成1PPS、10PPS或100PPS的收发，最低两路可复用IRIG-B码等授时协议的等报文的收发，之后上报DSP数字信号处理器3。IRIG时间标准有两大类：一类是并行时间码格式，这类码由于是并行格式，传输距离较近，且是二进制，因此远不如串行格式广泛；另一类是串行时间码，共有六种格式，即A、B、D、E、G、H。它们的主要差别是时间码的帧速率不同，IRIG-B码即为其中的B型码。B型码的时帧速率为1帧/s，可传递100位的信息。
进一步地，DSP数字信号处理器3包括时戳提取模块34、滤波模块35、时间同步模块36。其中滤波模块35通过大量的乘加运算，频繁访问存储器33。
更进一步地，PTP协议处理单元25包括依次连通的PTP1588协议处理引擎251、MAC层252和PCS层253及高速Serdes接口254，完成以太网报文收发，并对事件报文进行接收和收发的时刻进行时戳，会同协议报文承载的时戳信息，一起上报DSP数字信号处理器3，由DSP数字信号处理器3完成时戳信息的滤波、时间计算和协议系统时间同步处理。以太网实现同步时钟的协议有NTP、SNTP以及IEEE1588协议。但NTP、SNTP协议纯粹基于软件实现，是运行于IP协议和UDP协议上的应用层协议，受网络环境和实现限制，其同步精度只能达到毫秒级别。而PTP1588协议处理引擎251弥补了不足，该协议通过修改MAC层252实现了硬件标注与技术时钟，大大提高的同步精度。
优选地，存储器33为静态随机存取存储器。内置SRAM作为指令和数据存储空间，通过内部总线2访问时钟单元1、PTP协议处理单元25、nPPS授时协议单元24、UART串口单元23、SPI接口单元22，通过LocalBus并行总线21、SPI接口单元22、UART串口单元23与外界进行通信。静态随机存取存储器是随机存储器的一种，其保持通电，内部存储数据恒常保持，具有较高的性能。从晶体管的类型分，静态随机存取存储器可以分为双极性与CMOS两种。从功能上分，静态随机存取存储器可以分为异步静态随机存取存储器和同步静态随机存取存储器。异步静态随机存取存储器的访问独立于时钟，数据输入和输出都由地址的变化控制。同步静态随机存取存储器的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。
综上所述，本实施例的原理在于：DSP数字信号处理器3通过内部总线2与时钟单元1连接，配合内部总线2上的LocalBus并行总线21、SPI接口单元22、UART串口单元23、nPPS授时协议单元24、PTP协议处理单元25，完成报文的时戳提取、滤波和时间同步，无需外接处理器，提高了系统集成度。
本文中所描述的具体实施例仅仅是对本发明精神作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。
尽管本文较多地使用了时钟单元1、SVC静止动态无功补偿器11、时钟信号输出12、外部晶振输入13、锁相环14、模数转换单元15、模拟锁相环16、逻辑芯片161、模拟环路滤波器162、时钟保持控制电路163、模拟压控振荡器164、数字锁相环17、数字鉴相器171、数字环路滤波器172、数字压控振荡器173、总线2、LocalBus并行总线21、SPI接口单元22、UART串口单元23、nPPS授时协议单元24、PTP协议处理单元25、PTP1588协议处理引擎251、MAC层252、PCS层253、高速Serdes接口254、DSP数字信号处理器3、GPIO接口单元31、JTAG接口单元32、存储器33、时戳提取模块34、滤波模块35、时间同步模块36等术语，但并不排除使用其它术语的可能性。使用这些术语仅仅是为了更方便地描述和解释本发明的本质；把它们解释成任何一种附加的限制都是与本发明精神相违背的。

Claims (10)

1.一种高集成度的时钟SoC芯片，包括时钟单元(1)，其特征在于，所述的时钟单元(1)的输入端与SVC静止动态无功补偿器(11)连接，所述的时钟单元(1)的输出端与时钟信号输出(12)连接，所述的时钟单元(1)连接有外部晶振输入(13)，所述的时钟单元(1)通过内部总线(2)与DSP数字信号处理器(3)连接，所述的内部总线(2)上接有LocalBus并行总线(21)、SPI接口单元(22)、UART串口单元(23)、nPPS授时协议单元(24)和PTP协议处理单元(25)，所述的DSP数字信号处理器(3)接有GPIO接口单元(31)和JTAG接口单元(32)，所述的DSP数字信号处理器(3)内设有存储器(33)。
2.根据权利要求1所述的高集成度的时钟SoC芯片，其特征在于，所述的SVC静止动态无功补偿器(11)包括8路时钟输入，所述的时钟信号输出(12)包括8路时钟输出，所述的SVC静止动态无功补偿器(11)中的任意一路时钟输入作为时钟单元(1)的参考时钟。
3.根据权利要求2所述的高集成度的时钟SoC芯片，其特征在于，所述的时钟单元(1)包括2路锁相环(14)，所述的锁相环(14)包括通过模数转换单元(15)组合的模拟锁相环(16)和数字锁相环(17)。
4.根据权利要求3所述的高集成度的时钟SoC芯片，其特征在于，所述的模拟锁相环(16)包括逻辑芯片(161)，所述的逻辑芯片(161)与模拟环路滤波器(162)连接，所述的模拟环路滤波器(162)通过时钟保持控制电路(163)与逻辑芯片(161)连接，所述的模拟环路滤波器(162)通过模拟压控振荡器(164)与逻辑芯片(161)反馈连接。
5.根据权利要求3所述的高集成度的时钟SoC芯片，其特征在于，所述的数字锁相环(17)包括数字鉴相器(171)，所述的数字鉴相器(171)通过数字环路滤波器(172)与数字压控振荡器(173)连接，所述的数字压控振荡器(173)与数字环路滤波器(172)反馈连接。
6.根据权利要求1所述的高集成度的时钟SoC芯片，其特征在于，所述的SPI接口单元(22)具有2路，所述的UART串口单元(23)具有6路。
7.根据权利要求1所述的高集成度的时钟SoC芯片，其特征在于，所述的nPPS授时协议单元(24)具有4组，PTP协议处理单元(25)具有2组。
8.根据权利要求1所述的高集成度的时钟SoC芯片，其特征在于，所述的DSP数字信号处理器(3)包括时戳提取模块(34)、滤波模块(35)、时间同步模块(36)。
9.根据权利要求1所述的高集成度的时钟SoC芯片，其特征在于，所述的PTP协议处理单元(25)包括依次连通的PTP1588协议处理引擎(251)、MAC层(252)和PCS层(253)及高速Serdes接口(254)。
10.根据权利要求1所述的高集成度的时钟SoC芯片，其特征在于，所述的存储器(33)为静态随机存取存储器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112910591A (zh) * 2021-02-01 2021-06-04 芯河半导体科技(无锡)有限公司 一种以太网接口时戳处理方法
TWI825900B (zh) * 2022-08-05 2023-12-11 瑞昱半導體股份有限公司 帶有通用非同步收發器介面的系統單晶片

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1592134A (zh) * 2003-08-27 2005-03-09 华为技术有限公司 主备时钟的相位对齐方法
EP2056297A1 (en) * 2007-11-05 2009-05-06 Fujitsu Ltd. Clock generating apparatus, magnetic disk apparatus, and write synchronization method
CN102820887A (zh) * 2011-06-08 2012-12-12 美国亚德诺半导体公司 数模混合锁相环
CN103338041A (zh) * 2013-07-16 2013-10-02 广州致远电子股份有限公司 同步采样时钟发生电路、发生方法及电能质量分析仪
CN104022778A (zh) * 2014-06-24 2014-09-03 瑞斯康达科技发展股份有限公司 一种模拟锁相环电路及其信号处理方法
CN106230434A (zh) * 2016-07-18 2016-12-14 北华航天工业学院 混合锁相环及锁相环频率锁定方法
CN207939497U (zh) * 2018-03-23 2018-10-02 深圳市摩雅电子有限公司 一种音频解码SoC芯片的内部时钟架构
CN109150176A (zh) * 2018-07-05 2019-01-04 福州瑞芯微电子股份有限公司 Wifi射频芯片参考时钟电路、时钟合成电路、应用处理器

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1592134A (zh) * 2003-08-27 2005-03-09 华为技术有限公司 主备时钟的相位对齐方法
EP2056297A1 (en) * 2007-11-05 2009-05-06 Fujitsu Ltd. Clock generating apparatus, magnetic disk apparatus, and write synchronization method
CN102820887A (zh) * 2011-06-08 2012-12-12 美国亚德诺半导体公司 数模混合锁相环
CN103338041A (zh) * 2013-07-16 2013-10-02 广州致远电子股份有限公司 同步采样时钟发生电路、发生方法及电能质量分析仪
CN104022778A (zh) * 2014-06-24 2014-09-03 瑞斯康达科技发展股份有限公司 一种模拟锁相环电路及其信号处理方法
CN106230434A (zh) * 2016-07-18 2016-12-14 北华航天工业学院 混合锁相环及锁相环频率锁定方法
CN207939497U (zh) * 2018-03-23 2018-10-02 深圳市摩雅电子有限公司 一种音频解码SoC芯片的内部时钟架构
CN109150176A (zh) * 2018-07-05 2019-01-04 福州瑞芯微电子股份有限公司 Wifi射频芯片参考时钟电路、时钟合成电路、应用处理器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112910591A (zh) * 2021-02-01 2021-06-04 芯河半导体科技(无锡)有限公司 一种以太网接口时戳处理方法
TWI825900B (zh) * 2022-08-05 2023-12-11 瑞昱半導體股份有限公司 帶有通用非同步收發器介面的系統單晶片

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